| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 课题背景及研究的目的和意义 | 第8-9页 |
| 1.2 JPEG2000研究现状 | 第9-11页 |
| 1.3 课题主要研究内容 | 第11-13页 |
| 第2章 JPEG2000IP结构分析与优化策略 | 第13-24页 |
| 2.1 JPEG2000标准算法简介 | 第13-14页 |
| 2.2 JPEG2000IP硬件结构分析 | 第14-19页 |
| 2.2.1 小波变换模块硬件结构分析 | 第14-16页 |
| 2.2.2 位平面建模模块硬件结构分析 | 第16页 |
| 2.2.3 MQ模块硬件结构分析 | 第16-18页 |
| 2.2.4 码率控制模块硬件结构分析 | 第18-19页 |
| 2.2.5 Tier-2模块硬件结构分析 | 第19页 |
| 2.3 支持512×512尺寸图像编解码IP优化策略 | 第19-23页 |
| 2.3.1 小波变换模块优化策略 | 第20页 |
| 2.3.2 Tier-1模块优化策略 | 第20-23页 |
| 2.4 支持1024×1024尺寸图像编解码IP优化策略 | 第23页 |
| 2.5 本章小结 | 第23-24页 |
| 第3章 512×512尺寸图像编解码IP的硬件设计 | 第24-34页 |
| 3.1 编解码IP的总体硬件设计 | 第24-26页 |
| 3.2 小波变换模块的硬件设计 | 第26-31页 |
| 3.2.1 一维小波变换模块的硬件设计 | 第27-29页 |
| 3.2.2 小波变换控制模块的硬件设计 | 第29-31页 |
| 3.3 Tier-1模块的硬件设计 | 第31-33页 |
| 3.3.1 位平面编解码模块的硬件设计 | 第31-32页 |
| 3.3.2 MQ编解码模块的硬件设计 | 第32-33页 |
| 3.4 本章小结 | 第33-34页 |
| 第4章 1024×1024尺寸图像编解码IP的硬件设计 | 第34-43页 |
| 4.1 方案一的硬件结构设计 | 第34-37页 |
| 4.1.1 整体结构的设计 | 第34-35页 |
| 4.1.2 叠块分割/拼接控制器Tile_Ctrl的设计 | 第35-37页 |
| 4.2 方案二的硬件结构设计 | 第37-41页 |
| 4.2.1 整体结构的设计 | 第37-38页 |
| 4.2.2 码块划分/整合模块Block_Gen的设计 | 第38-39页 |
| 4.2.3 Tier-2编解码模块的设计 | 第39-41页 |
| 4.3 两种方案优缺点分析 | 第41页 |
| 4.4 本章小结 | 第41-43页 |
| 第5章 编解码IP的验证与系统实现 | 第43-54页 |
| 5.1 基本功能验证 | 第43-45页 |
| 5.1.1 代码覆盖率 | 第43-44页 |
| 5.1.2 自洽性验证 | 第44-45页 |
| 5.2 可配置参数功能验证 | 第45-48页 |
| 5.2.1 小波变换级数 | 第45-47页 |
| 5.2.2 单分量/多分量图像 | 第47页 |
| 5.2.3 压缩比 | 第47-48页 |
| 5.2.4 码率控制 | 第48页 |
| 5.3 编解码IP的性能分析 | 第48-49页 |
| 5.4 JPEG2000编解码系统的实现 | 第49-53页 |
| 5.4.1 基于FPGA的硬件搭建 | 第49-50页 |
| 5.4.2 基于FPGA的软件驱动 | 第50-52页 |
| 5.4.3 SoC系统实现结果 | 第52-53页 |
| 5.5 本章小结 | 第53-54页 |
| 结论 | 第54-55页 |
| 参考文献 | 第55-58页 |
| 攻读学位期间发表的学术论文 | 第58-60页 |
| 致谢 | 第60页 |
