| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题来源 | 第9页 |
| 1.2 研究背景 | 第9页 |
| 1.3 功能需求分析 | 第9-11页 |
| 1.4 ADP32 DSP芯片系统设计 | 第11-12页 |
| 1.5 IP设计的必要性 | 第12-13页 |
| 1.6 研究内容与论文结构 | 第13-15页 |
| 1.6.1 主要研究内容 | 第13页 |
| 1.6.2 论文结构 | 第13-15页 |
| 第2章 IP核功能简介 | 第15-21页 |
| 2.1 模块功能简介 | 第15-19页 |
| 2.2 逻辑功能模块EMA的寄存器列表 | 第19-21页 |
| 第3章 IP核设计与验证 | 第21-52页 |
| 3.1 通用计时器模块设计与验证 | 第21-33页 |
| 3.1.1 通用计时器模块电路设计 | 第21-22页 |
| 3.1.2 输入输出电路设计 | 第22页 |
| 3.1.3 时钟电路设计 | 第22-23页 |
| 3.1.4 计数形式分析 | 第23-26页 |
| 3.1.5 计数形式的仿真波形 | 第26-28页 |
| 3.1.6 中断事件分类 | 第28-29页 |
| 3.1.7 通用计时器数值对比电路设计和PWM波形产生 | 第29-31页 |
| 3.1.8 输出逻辑设计 | 第31页 |
| 3.1.9 PWM生成逻辑及仿真波形 | 第31-33页 |
| 3.2 专用对比PWM模块设计 | 第33-34页 |
| 3.2.1 专用对比PWM模块的输入输出 | 第34页 |
| 3.2.2 专用对比PWM模块的操作分析 | 第34页 |
| 3.3 专用对比PWM模块的PWM电路设计 | 第34-41页 |
| 3.3.1 可编程的死区单元设计 | 第35-36页 |
| 3.3.2 输出逻辑设计 | 第36-37页 |
| 3.3.3 PWM波形生成分析 | 第37页 |
| 3.3.4 非对称PWM波形生成及仿真 | 第37-39页 |
| 3.3.5 对称波形生成及仿真 | 第39-41页 |
| 3.3.6 双刷新PWM模式介绍 | 第41页 |
| 3.4 采集单元模块的设计 | 第41-44页 |
| 3.4.1 采集单元模块结构设计 | 第42页 |
| 3.4.2 采集单元的仿真波形 | 第42-44页 |
| 3.5 正交脉冲译码（QEP）模块的设计 | 第44-47页 |
| 3.5.1 正交脉冲译码电路结构以及接 | 第44-45页 |
| 3.5.2 QEP译码模块电路设计 | 第45页 |
| 3.5.3 QEP电路的译码逻辑分析 | 第45-46页 |
| 3.5.4 执行配置及仿真 | 第46-47页 |
| 3.6 中断系统设计 | 第47-50页 |
| 3.6.1 中断系统的原理 | 第47-48页 |
| 3.6.2 PIE控制器综述 | 第48-50页 |
| 3.6.3 中断源分配 | 第50页 |
| 3.7 IP核嵌入ADP32 DSP芯片 | 第50-52页 |
| 第4章 IP核后端设计 | 第52-59页 |
| 4.1 IP核的逻辑综合 | 第53-54页 |
| 4.1.1 逻辑综合工具介绍 | 第53页 |
| 4.1.2 逻辑综合过程 | 第53-54页 |
| 4.2 IP核形式验证 | 第54-55页 |
| 4.2.1 形式验证工具介绍 | 第54-55页 |
| 4.2.2 IP核形式验证过程 | 第55页 |
| 4.3 IP核静态时序分析 | 第55-56页 |
| 4.3.1 静态时序工具介绍 | 第55页 |
| 4.3.2 静态时序分析 | 第55-56页 |
| 4.4 ADP32 DSP的布局布线 | 第56-58页 |
| 4.4.1 布局布线工具介绍 | 第56页 |
| 4.4.2 ADP32 DSP的布局布线过程 | 第56-58页 |
| 4.5 布局布线后的参数分析 | 第58-59页 |
| 第5章 总结 | 第59-60页 |
| 参考文献 | 第60-63页 |
| 致谢 | 第63-64页 |
| 个人简历 | 第64-65页 |
| 在学期间发表的学术论文与研究成果 | 第65页 |