| 摘要 | 第10-12页 |
| ABSTRACT | 第12-13页 |
| 第1章 绪论 | 第14-23页 |
| 1.1 研究背景 | 第14-15页 |
| 1.2 非易失性存储器研究现状 | 第15-16页 |
| 1.3 相变存储器(PCM)简介 | 第16-17页 |
| 1.4 动态随机存储器(DRAM)简介 | 第17-18页 |
| 1.5 “统一内外存”新型存储架构的提出 | 第18-20页 |
| 1.6 本文的主要工作 | 第20-21页 |
| 1.7 论文组织结构 | 第21-23页 |
| 第2章 测试系统需求分析 | 第23-29页 |
| 2.1 系统概述 | 第23-24页 |
| 2.2 系统目标和解决的问题 | 第24-25页 |
| 2.3 系统需求获取 | 第25页 |
| 2.4 系统功能性需求 | 第25-27页 |
| 2.4.1 PCM芯片读操作功能性需求 | 第26页 |
| 2.4.2 PCM芯片写操作功能性需求 | 第26-27页 |
| 2.4.3 PCM芯片其它功能性需求 | 第27页 |
| 2.5 系统非功能性需求 | 第27-29页 |
| 2.5.1 可用性 | 第27-28页 |
| 2.5.2 可靠性 | 第28页 |
| 2.5.3 可验证性 | 第28-29页 |
| 第3章 系统架构概要设计 | 第29-35页 |
| 3.1 功能架构设计 | 第29-31页 |
| 3.1.1 PCM芯片读操作(read)功能模块 | 第29-30页 |
| 3.1.2 PCM芯片写操作(write)功能模块 | 第30页 |
| 3.1.3 PCM芯片其它功能模块 | 第30-31页 |
| 3.2 技术架构设计 | 第31-35页 |
| 3.2.1 系统主状态机部分架构设计 | 第31-32页 |
| 3.2.2 FPGA开发架构设计 | 第32-34页 |
| 3.2.3 Verilog HDL程序架构设计 | 第34-35页 |
| 第4章 系统详细设计 | 第35-44页 |
| 4.1 PCM芯片读操作(read)模块详细设计 | 第35-38页 |
| 4.1.1 PCM芯片单字读模式详细设计 | 第35-37页 |
| 4.1.2 PCM芯片突发读模式详细设计 | 第37-38页 |
| 4.2 PCM芯片写操作(write)模块详细设计 | 第38-42页 |
| 4.2.1 PCM芯片单字写数据模式详细设计 | 第38-40页 |
| 4.2.2 PCM芯片buffer写数据模式详细设计 | 第40-42页 |
| 4.3 PCM芯片其他功能模块详细设计 | 第42-44页 |
| 4.3.1 PCM芯片写寿命模块详细设计 | 第42页 |
| 4.3.2 PCM芯片工作电流模块详细设计 | 第42-44页 |
| 第5章 系统测试与实现 | 第44-65页 |
| 5.1 系统实现 | 第44-48页 |
| 5.1.1 系统总体实现 | 第44-47页 |
| 5.1.2 系统环境搭建 | 第47-48页 |
| 5.2 PCM芯片读操作(read)测试分析 | 第48-55页 |
| 5.2.1 单字读数据模式 | 第53页 |
| 5.2.2 突发读数据模式 | 第53页 |
| 5.2.3 PCM芯片页读取操作 | 第53-54页 |
| 5.2.4 PCM芯片地址建立保持时间 | 第54页 |
| 5.2.5 PCM芯片读操作(read)总结 | 第54-55页 |
| 5.3 PCM芯片写操作(write)测试分析 | 第55-63页 |
| 5.3.1 单字写数据模式 | 第62页 |
| 5.3.2 Buffer写数据模式 | 第62-63页 |
| 5.3.3 PCM芯片写操作(write)总结 | 第63页 |
| 5.4 PCM芯片其它性能测试分析 | 第63-64页 |
| 5.4.1 PCM芯片写寿命测试 | 第63-64页 |
| 5.4.2 PCM芯片工作电流测试 | 第64页 |
| 5.5 本章小结 | 第64-65页 |
| 第6章 结论 | 第65-68页 |
| 6.1 全文总结 | 第65-66页 |
| 6.2 系统不足和展望 | 第66-68页 |
| 6.2.1 系统存在的不足及解决办法 | 第66页 |
| 6.2.2 研究展望 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-71页 |
| 学位论文评阅及答辩情况表 | 第71页 |
