32位高性能M-DSP浮点ALU的设计优化与验证
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-22页 |
| 1.1 课题背景及意义 | 第11-12页 |
| 1.2 M-DSP概述 | 第12-14页 |
| 1.2.1 M-DSP内核结构 | 第12-13页 |
| 1.2.2 运算部件整体结构 | 第13-14页 |
| 1.3 浮点部件相关研究 | 第14-19页 |
| 1.3.1 IEEE-754浮点算术标准 | 第15-16页 |
| 1.3.2 浮点部件的相关研究 | 第16-19页 |
| 1.4 论文研究内容及组织结构 | 第19-22页 |
| 1.4.1 主要研究内容 | 第19-20页 |
| 1.4.2 论文组织结构 | 第20-22页 |
| 第二章 浮点FALU的设计与实现 | 第22-40页 |
| 2.1 指令集设计 | 第22-23页 |
| 2.2 结构设计 | 第23-25页 |
| 2.3 关键模块具体实现 | 第25-37页 |
| 2.3.1 浮点加减模块具体实现 | 第25-32页 |
| 2.3.2 浮点转换模块具体实现 | 第32-36页 |
| 2.3.3 浮点短指令模块具体实现 | 第36-37页 |
| 2.4 低功耗设计 | 第37-39页 |
| 2.5 本章小节 | 第39-40页 |
| 第三章 浮点ALU的验证 | 第40-54页 |
| 3.1 模拟验证 | 第40-51页 |
| 3.1.1 模块级验证 | 第40-41页 |
| 3.1.2 系统级验证 | 第41-50页 |
| 3.1.3 覆盖率分析 | 第50-51页 |
| 3.2 形式化验证 | 第51-53页 |
| 3.2.1 ATEC等价性检查 | 第51-52页 |
| 3.2.2 Formality等价性验证 | 第52-53页 |
| 3.3 本章小节 | 第53-54页 |
| 第四章 浮点ALU的综合与优化 | 第54-65页 |
| 4.1 综合约束 | 第54-55页 |
| 4.2 浮点ALU部件的综合 | 第55-56页 |
| 4.3 关键路径时序优化 | 第56-62页 |
| 4.3.1 模块分离 | 第56-57页 |
| 4.3.2 关键信号提前处理 | 第57-59页 |
| 4.3.3 调整逻辑 | 第59-60页 |
| 4.3.4 流水线划分逻辑 | 第60-62页 |
| 4.4 面积优化 | 第62-63页 |
| 4.5 运算部件整体布局 | 第63-64页 |
| 4.6 本章小结 | 第64-65页 |
| 第五章 结束语 | 第65-67页 |
| 5.1 论文总结 | 第65页 |
| 5.2 未来工作展望 | 第65-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-72页 |
| 作者在学期间取得的学术成果 | 第72页 |
