非结构化LDPC码的FPGA设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略语对照表 | 第8-11页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 数字通信系统 | 第11-12页 |
| 1.2 信道编码的发展 | 第12-13页 |
| 1.3 LDPC码的理论及应用 | 第13-14页 |
| 1.4 LDPC码的硬件实现 | 第14-15页 |
| 1.5 本文的内容安排 | 第15-17页 |
| 第二章 LDPC码的基础知识 | 第17-29页 |
| 2.1 LDPC码和Tanner图的定义 | 第17-19页 |
| 2.1.1 LDPC码的定义 | 第17-18页 |
| 2.1.2 Tanner图和环 | 第18-19页 |
| 2.2 LDPC码的构造 | 第19-23页 |
| 2.2.1 渐进边增长(PEG)算法 | 第19-21页 |
| 2.2.2 结构化LDPC码的构造 | 第21-23页 |
| 2.3 和积译码算法 | 第23-27页 |
| 2.3.1 置信传播译码算法(BPA) | 第23-24页 |
| 2.3.2 最小和译码算法(MSA) | 第24-25页 |
| 2.3.3 偏移最小和译码算法 | 第25页 |
| 2.3.4 归一化最小和译码算法(NMSA) | 第25-27页 |
| 2.4 本章小结 | 第27-29页 |
| 第三章 非结构化LDPC码FPGA实现的关键技术 | 第29-39页 |
| 3.1 非结构化LDPC码的性能分析 | 第29-31页 |
| 3.1.1 环的影响 | 第29-31页 |
| 3.2 不同结构LDPC码的比较 | 第31-34页 |
| 3.3 基于行列置换的映射方法 | 第34-35页 |
| 3.4 硬件实现参数分析 | 第35-38页 |
| 3.4.1 量化方案 | 第35-36页 |
| 3.4.2 迭代次数和归一化系数 | 第36-38页 |
| 3.5 本章总结 | 第38-39页 |
| 第四章 非结构化LDPC码的FPGA设计 | 第39-53页 |
| 4.1 译码器的整体设计 | 第39-41页 |
| 4.1.1 译码器的结构 | 第39-40页 |
| 4.1.2 译码器的工作流程 | 第40-41页 |
| 4.2 译码器的模块设计 | 第41-47页 |
| 4.2.1 译码器的整体结构 | 第41-43页 |
| 4.2.2 译码器的缓冲模块 | 第43-44页 |
| 4.2.3 校验节点更新模块的设计 | 第44-45页 |
| 4.2.4 变量节点更新模块的设计 | 第45-46页 |
| 4.2.5 信息存储模块的设计 | 第46-47页 |
| 4.3 非结构化LDPC译码器的并行设计思路 | 第47-48页 |
| 4.4 结果与分析 | 第48-50页 |
| 4.5 本章总结 | 第50-53页 |
| 第五章 结论与展望 | 第53-55页 |
| 参考文献 | 第55-59页 |
| 致谢 | 第59-61页 |
| 作者简介 | 第61-62页 |
| 1. 基本情况 | 第61页 |
| 2. 教育背景 | 第61页 |
| 3. 攻读硕士学位期间的研究成果 | 第61-62页 |
