| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 1 绪论 | 第10-25页 |
| ·异步电路设计概述 | 第10-18页 |
| ·论文研究的内容和意义 | 第18-21页 |
| ·国内外研究现状 | 第21-24页 |
| ·论文结构 | 第24-25页 |
| 2 异步集成电路的功耗问题 | 第25-37页 |
| ·CMOS 电路中的功耗 | 第25-27页 |
| ·能量、功耗和速度的关系 | 第27-28页 |
| ·低功耗设计基本原理 | 第28-31页 |
| ·异步电路的功耗 | 第31-32页 |
| ·C 单元的功耗特性 | 第32-36页 |
| ·本章小结 | 第36-37页 |
| 3 数据包异步流水线架构研究 | 第37-60页 |
| ·低功耗的四相锁存控制器设计 | 第37-40页 |
| ·高性能数据包异步流水线设计研究 | 第40-56页 |
| ·低功耗锁存单元 | 第56-59页 |
| ·本章小结 | 第59-60页 |
| 4 数据包异步电路的设计流程及其优化研究 | 第60-78页 |
| ·基于 Balsa 的数据包异步电路设计 | 第60-66页 |
| ·对 Balsa 设计流程的改进 | 第66-69页 |
| ·优化握手组件的设计 | 第69-71页 |
| ·匹配延时设计研究——延时可调机制 | 第71-77页 |
| ·本章小结 | 第77-78页 |
| 5 数据包异步电路的抗差分功耗分析攻击策略研究 | 第78-91页 |
| ·差分功耗分析攻击 | 第78-82页 |
| ·数据包异步电路的抗DPA 攻击策略(一)——随机延时链插入 | 第82-85页 |
| ·数据包异步电路的抗DPA 攻击策略(二)——局部采用双轨逻辑 | 第85-90页 |
| ·本章小结 | 第90-91页 |
| 6 全定制数据包异步电路的功耗和抗DPA 攻击性能研究 | 第91-117页 |
| ·复合域AES S 盒及数学公式推导 | 第91-98页 |
| ·AES S 盒的异步电路实现 | 第98-107页 |
| ·异步S 盒的功耗特性研究 | 第107-110页 |
| ·异步S 盒的抗DPA 攻击性能研究 | 第110-116页 |
| ·本章小结 | 第116-117页 |
| 7 结论与展望 | 第117-120页 |
| ·结论 | 第117-118页 |
| ·展望 | 第118-120页 |
| 致谢 | 第120-121页 |
| 参考文献 | 第121-135页 |
| 附录1 攻读博士学位期间发表的学术论文 | 第135-136页 |
| 附录2 攻读博士学位期间参加的科研项目 | 第136页 |
