| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景 | 第7-8页 |
| ·K 均值聚类算法以及FPGA | 第8页 |
| ·国内外这方面研究的现状及发展方向 | 第8-9页 |
| ·本课题的任务 | 第9-11页 |
| 第二章 人工神经网络及RBF 神经网络 | 第11-18页 |
| ·人工神经网络原理及基础 | 第11-13页 |
| ·神经元 | 第11-12页 |
| ·信息传递 | 第12-13页 |
| ·RBF 神经网络 | 第13-17页 |
| ·径向基网络(RBF) | 第13页 |
| ·RBF 神经网络模型 | 第13-17页 |
| ·本章小结 | 第17-18页 |
| 第三章 K 均值聚类算法及FPGA 设计流程介绍 | 第18-30页 |
| ·聚类算法概述 | 第18页 |
| ·基于划分分割的聚类算法 | 第18页 |
| ·层次聚类算法 | 第18页 |
| ·K 均值聚类算法概述 | 第18-20页 |
| ·K 均值聚类算法的思想 | 第18-20页 |
| ·K 均值聚类算法的描述 | 第20页 |
| ·RBF 网络中的K 均值聚类算法的相关问题 | 第20-23页 |
| ·K 均值聚类算法软件实现细节分析 | 第23-27页 |
| ·算法内部函数的描述 | 第23-27页 |
| ·算法软件实现结果 | 第27-29页 |
| ·本章小结 | 第29-30页 |
| 第四章 K 均值聚类算法的硬件平台的设计与实现 | 第30-50页 |
| ·FPGA、有限状态机、Verilog HDL 以及 FPGA 设计流程 | 第30-35页 |
| ·有限状态机 | 第31-32页 |
| ·硬件描述语言Verilog HDL | 第32-34页 |
| ·FPGA 设计流程 | 第34-35页 |
| ·硬件平台的总体设计细节 | 第35-37页 |
| ·总体框架设计 | 第36页 |
| ·系统总体模块的设计 | 第36-37页 |
| ·各模块的电路仿真与逻辑综合 | 第37-46页 |
| ·Updatecluster 模块的设计 | 第37-40页 |
| ·Updatecenter 模块的设计 | 第40-42页 |
| ·Creat_address 模块的设计 | 第42-43页 |
| ·Cluster_register 模块的设计 | 第43-44页 |
| ·Center_register 模块的设计 | 第44-45页 |
| ·Clk 模块的设计 | 第45-46页 |
| ·实验结果与分析 | 第46-48页 |
| ·仿真结果与分析 | 第46-47页 |
| ·综合结果与分析 | 第47-48页 |
| ·电路实现及下载编程 | 第48-49页 |
| ·电路实现 | 第48页 |
| ·下载编程 | 第48-49页 |
| ·本章小节 | 第49-50页 |
| 第五章 总结与展望 | 第50-51页 |
| 致谢 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 附录：作者在攻读硕士学位期间发表的论文 | 第55页 |