| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-12页 |
| ·课题研究的背景和意义 | 第9-10页 |
| ·国内外研究现状 | 第10页 |
| ·论文结构安排 | 第10-12页 |
| 第2章 突发模式误码测试系统的基本原理 | 第12-20页 |
| ·GPON OLT突发接收基本原理 | 第12-14页 |
| ·GPON系统工作原理 | 第12-13页 |
| ·GPON OLT端突发接收技术 | 第13-14页 |
| ·突发模式误码测试系统设计方案 | 第14-19页 |
| ·系统设计方案选择 | 第14-17页 |
| ·最终系统设计方案介绍 | 第17-19页 |
| ·本章小节 | 第19-20页 |
| 第3章 突发模式误码测试仪HDL设计与实现 | 第20-31页 |
| ·FPGA芯片中实现的逻辑功能模块架构 | 第20页 |
| ·控制解码模块和状态编码模块的设计 | 第20-23页 |
| ·发送端逻辑模块的设计 | 第23-29页 |
| ·码型发生器状态机的设计 | 第24-25页 |
| ·伪随机序列码发生器的设计 | 第25-28页 |
| ·数据包头发生器的设计 | 第28-29页 |
| ·高速串行收发器GTP | 第29页 |
| ·接收端逻辑的设计 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第4章 控制系统硬件平台的设计 | 第31-44页 |
| ·嵌入式开发套件—EDK | 第32页 |
| ·MicroBlaze处理器软核与Coreconnect总线 | 第32-36页 |
| ·MicroBlaze处理器软核的介绍 | 第32-33页 |
| ·IBM Coreconnect总线的介绍 | 第33-36页 |
| ·嵌入式处理器从设备的设计 | 第36-41页 |
| ·GPIO通用输入/输出核 | 第37页 |
| ·BERT用户自定义核 | 第37-38页 |
| ·UART通用异步收发器 | 第38-39页 |
| ·Timer定时器 | 第39页 |
| ·ⅡC总线与突发CDR | 第39-41页 |
| ·数据指令存储BRAM存储器 | 第41-42页 |
| ·时钟和复位模块 | 第42-43页 |
| ·本章小结 | 第43-44页 |
| 第5章 控制系统软件平台的设计 | 第44-51页 |
| ·驱动函数的设计 | 第44-49页 |
| ·外设的内存映射 | 第45页 |
| ·BERT的驱动函数 | 第45-46页 |
| ·ⅡC总线与突发CDR的驱动函数 | 第46-47页 |
| ·UART驱动函数设计 | 第47-49页 |
| ·应用程序的设计 | 第49-50页 |
| ·应用程序流程 | 第49-50页 |
| ·应用程序中调用的子函数 | 第50页 |
| ·本章小结 | 第50-51页 |
| 第6章 突发模式误码测试系统的验证 | 第51-55页 |
| ·自环测试 | 第51-53页 |
| ·应用于GPON突发接收模块的测试 | 第53-55页 |
| 第7章 总结与展望 | 第55-57页 |
| ·工作总结 | 第55页 |
| ·系统的可拓展性分析 | 第55-57页 |
| 致谢 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 硕士期间发表论文情况 | 第61页 |