基于FPGA的卷积神经网络加速器
摘要 | 第4-5页 |
Abstract | 第5页 |
第1章 绪论 | 第10-15页 |
1.1 课题背景 | 第10-11页 |
1.2 研究现状 | 第11-13页 |
1.2.1 硬件加速平台 | 第11-12页 |
1.2.2 加速平台现状 | 第12-13页 |
1.3 论文创新点 | 第13页 |
1.4 论文的组织结构 | 第13-15页 |
第2章 神经网络理论基础 | 第15-25页 |
2.1 基本概念 | 第15-18页 |
2.1.1 神经元结构 | 第15-17页 |
2.1.2 神经网络拓扑 | 第17-18页 |
2.2 学习算法 | 第18-22页 |
2.2.1 BP算法 | 第19-20页 |
2.2.2 BPTT算法 | 第20-22页 |
2.3 神经网络类型 | 第22-24页 |
2.3.1 深度神经网络 | 第22页 |
2.3.2 卷积神经网络 | 第22-23页 |
2.3.3 LSTM网络 | 第23-24页 |
2.4 本章小节 | 第24-25页 |
第3章 算法分析 | 第25-36页 |
3.1 卷积神经网络前向算法分析 | 第25-28页 |
3.1.1 卷积层计算分析 | 第26-27页 |
3.1.2 池化层计算分析 | 第27-28页 |
3.2 卷积神经网络反向算法分析 | 第28-33页 |
3.2.1 误差传播与权重梯度 | 第29-30页 |
3.2.2 前向与反向传播归一化 | 第30-33页 |
3.3 传统计算核心的问题 | 第33-35页 |
3.4 本章小节 | 第35-36页 |
第4章 基于FPGA的加速器设计 | 第36-51页 |
4.1 工具链介绍 | 第36-37页 |
4.2 加速器整体架构 | 第37-41页 |
4.2.1 加速器横向结构 | 第38-39页 |
4.2.2 加速器纵向结构 | 第39-41页 |
4.3 计算核心优化 | 第41-45页 |
4.3.1 输入输出级优化 | 第41页 |
4.3.2 浮点数运算优化 | 第41-42页 |
4.3.3 卷积运算与池化运算同构化 | 第42-45页 |
4.4 稀疏特征图优化 | 第45-49页 |
4.4.1 压缩格式 | 第46-47页 |
4.4.2 解码模块 | 第47-49页 |
4.5 本章小节 | 第49-51页 |
第5章 实验分析 | 第51-59页 |
5.1 实验平台 | 第51-52页 |
5.2 乘加树结构与镜像树结构对比 | 第52-53页 |
5.2.1 资源及利用率对比 | 第52-53页 |
5.2.2 不同输入通道计算性能对比 | 第53页 |
5.3 支持稀疏特征图的加速器性能分析 | 第53-57页 |
5.3.1 存储空间与稀疏度 | 第54-55页 |
5.3.2 计算性能与稀疏度 | 第55-57页 |
5.4 不同加速器性能对比 | 第57-58页 |
5.5 本章小节 | 第58-59页 |
第6章 总结与展望 | 第59-61页 |
6.1 总结 | 第59-60页 |
6.2 展望 | 第60-61页 |
参考文献 | 第61-64页 |
致谢 | 第64-65页 |
在读期间发表的论文与成果 | 第65页 |