多码率LDPC译码器的FPGA设计和实现
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究背景和意义 | 第11-13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.3 本文的组织结构 | 第15-17页 |
| 第二章 LDPC码基础理论 | 第17-29页 |
| 2.1 LDPC码的定义和表示 | 第17-22页 |
| 2.1.1 LDPC码的定义 | 第17-18页 |
| 2.1.2 LDPC码的表示 | 第18-20页 |
| 2.1.3 QC-LDPC码 | 第20-22页 |
| 2.2 LDPC码的常用译码算法 | 第22-27页 |
| 2.2.1 对数域的置信传播算法 | 第22-25页 |
| 2.2.2 最小和算法 | 第25-26页 |
| 2.2.3 分层译码算法 | 第26-27页 |
| 2.3 LDPC译码器FPGA实现基本结构 | 第27-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 LDPC译码器硬件结构优化 | 第29-38页 |
| 3.1 译码器关键参数优化 | 第29-33页 |
| 3.1.1 译码算法和修正因子 | 第29-30页 |
| 3.1.2 提前终止迭代策略和最大迭代次数 | 第30-33页 |
| 3.2 一种改进的最小值次小值模块设计 | 第33-37页 |
| 3.3 本章小结 | 第37-38页 |
| 第四章 多码率LDPC译码器功能模块设计 | 第38-57页 |
| 4.1 整体框图 | 第38-43页 |
| 4.1.1 FPGA介绍及其设计流程 | 第38-40页 |
| 4.1.2 整体框图 | 第40-43页 |
| 4.2 子功能模块设计和功能仿真 | 第43-54页 |
| 4.2.1 中央控制模块 | 第43-46页 |
| 4.2.2 信息存储阵列 | 第46-48页 |
| 4.2.3 信息置换网络 | 第48-49页 |
| 4.2.4 地址生成模块 | 第49-52页 |
| 4.2.5 信息更新模块 | 第52-53页 |
| 4.2.6 输入输出模块 | 第53-54页 |
| 4.3 本章小结 | 第54-57页 |
| 第五章 性能测试和结果分析 | 第57-66页 |
| 5.1 系统验证平台 | 第57-59页 |
| 5.2 译码器的时序分析 | 第59-64页 |
| 5.2.1 建立时间和保持时间 | 第59-60页 |
| 5.2.2 时序分析与仿真 | 第60-62页 |
| 5.2.3 综合报告分析 | 第62-64页 |
| 5.3 译码器的结果分析 | 第64-65页 |
| 5.4 本章小结 | 第65-66页 |
| 第六章 总结与展望 | 第66-68页 |
| 6.1 工作总结 | 第66页 |
| 6.2 工作展望 | 第66-68页 |
| 参考文献 | 第68-74页 |
| 攻读硕士期间从事的科研项目 | 第74-75页 |
| 致谢 | 第75页 |
