| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 课题研究的背景及意义 | 第15-16页 |
| 1.1.1 背景 | 第15页 |
| 1.1.2 研究意义 | 第15-16页 |
| 1.2 高速串行接口电路国内外研究现状 | 第16-17页 |
| 1.3 本文的主要工作 | 第17页 |
| 1.4 本文的结构 | 第17-19页 |
| 第二章 高速串行数据传输系统概述 | 第19-29页 |
| 2.1 信号的传输方式 | 第19-21页 |
| 2.1.1 单端信号与差分信号 | 第19-20页 |
| 2.1.2 串行传输与并行传输 | 第20-21页 |
| 2.2 高速信号完整性分析 | 第21-24页 |
| 2.2.1 信号完整性的含义 | 第21-22页 |
| 2.2.2 串扰 | 第22-23页 |
| 2.2.3 轨道塌陷噪声 | 第23-24页 |
| 2.2.4 电磁干扰 | 第24页 |
| 2.3 码间干扰及均衡技术 | 第24-27页 |
| 2.3.1 有损传输线 | 第25-26页 |
| 2.3.2 码间干扰 | 第26页 |
| 2.3.3 发送端的均衡技术 | 第26-27页 |
| 2.4 本章小结 | 第27-29页 |
| 第三章 高速串行数据发送器的电路设计 | 第29-53页 |
| 3.1 设计目标 | 第29页 |
| 3.2 接口电路的实现技术 | 第29-32页 |
| 3.2.1 常见的接口电路结构 | 第29-30页 |
| 3.2.2 SST工作原理 | 第30-32页 |
| 3.3 电路的总体结构 | 第32-33页 |
| 3.4 各模块电路的设计 | 第33-46页 |
| 3.4.1 时钟产生电路(CLK_GEN) | 第33-35页 |
| 3.4.2 并串转换电路(MUX) | 第35-40页 |
| 3.4.3 驱动电路(DRIVER) | 第40-42页 |
| 3.4.4 预加重控制电路(CTRL_LOGIC) | 第42-44页 |
| 3.4.5 低压差线形稳压器电路(LDO) | 第44-46页 |
| 3.5 前仿验证及结果 | 第46-51页 |
| 3.6 本章小结 | 第51-53页 |
| 第四章 高速串行数据发送器的版图设计 | 第53-71页 |
| 4.1 版图的设计简述 | 第53-58页 |
| 4.1.1 失配 | 第53-55页 |
| 4.1.2 寄生参数 | 第55-56页 |
| 4.1.3 闩锁效应 | 第56-58页 |
| 4.1.4 噪声 | 第58页 |
| 4.2 发送器整体版图设计及绘制 | 第58-61页 |
| 4.3 发送器各模块版图设计及绘制 | 第61-64页 |
| 4.3.1 并串转换模块版图的设计及绘制 | 第61-62页 |
| 4.3.2 驱动和预加重电路模块的设计及绘制 | 第62-64页 |
| 4.4 后仿验证及结果 | 第64-70页 |
| 4.5 本章小结 | 第70-71页 |
| 第五章 结论 | 第71-73页 |
| 5.1 回顾与总结 | 第71页 |
| 5.2 未来的展望 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-78页 |