| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第10-13页 |
| 1.1 研究的背景及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 本文内容及结构 | 第12-13页 |
| 第二章 数字IC设计流程的研究及工具介绍 | 第13-18页 |
| 2.1 数字IC流程 | 第13-15页 |
| 2.2 数字前端设计(front-end) | 第15-16页 |
| 2.2.1 规格制定 | 第15页 |
| 2.2.3 RTL编码 | 第15页 |
| 2.2.4 仿真验证 | 第15页 |
| 2.2.5 逻辑综合 | 第15-16页 |
| 2.2.6 静态时序分析 | 第16页 |
| 2.2.7 形式验证 | 第16页 |
| 2.3 数字后端设计(back-end) | 第16-17页 |
| 2.3.1 可测性设计 | 第17页 |
| 2.3.2 布局规划(FloorPlan) | 第17页 |
| 2.3.3 时钟树综合 | 第17页 |
| 2.3.4 布线 | 第17页 |
| 2.3.5 版图物理验证 | 第17页 |
| 2.4 本章小结 | 第17-18页 |
| 第三章 SRAM及其ECC的理论基础 | 第18-27页 |
| 3.1 数字集成电路 | 第18-21页 |
| 3.1.1 NMOS管及工作原理 | 第18-20页 |
| 3.1.2 PMOS管及工作原理 | 第20页 |
| 3.1.3 CMOS非门的结构与原理 | 第20-21页 |
| 3.2 存储器 | 第21-24页 |
| 3.2.1 SRAM的基本结构 | 第22-23页 |
| 3.2.2 SRAM的工作原理 | 第23-24页 |
| 3.3 Memory errors | 第24-26页 |
| 3.3.1 ECC | 第25-26页 |
| 3.4 本章小结 | 第26-27页 |
| 第四章 ECC纠检错电路设计 | 第27-44页 |
| 4.1 Bch算法的实现 | 第27-35页 |
| 4.1.1 Bch编码算法的实现 | 第27-33页 |
| 4.1.2 Bch译码算法的实现 | 第33-34页 |
| 4.1.3 Bch算法的优缺点 | 第34-35页 |
| 4.2 Hamming算法的实现 | 第35-40页 |
| 4.2.1 Hamming编码算法的实现 | 第35-39页 |
| 4.2.2 Hamming译码算法的实现 | 第39-40页 |
| 4.2.3 Hamming算法的优缺点 | 第40页 |
| 4.3 基于Hamming算法的并行ECC自刷新纠检错系统电路实现 | 第40-43页 |
| 4.3.1 自刷新数字功能逻辑 | 第41-42页 |
| 4.3.2 系统仿真 | 第42-43页 |
| 4.4 本章小结 | 第43-44页 |
| 第五章 抗辐射SRAM存储器设计 | 第44-55页 |
| 5.1 SOI工艺 | 第44-45页 |
| 5.2 1024×48 SRAM ARRAY整体结构 | 第45-50页 |
| 5.2.1 抗辐照位交错位线设计 | 第46-47页 |
| 5.2.2 地址译码器设计 | 第47-50页 |
| 5.2.3 灵敏放大器设计 | 第50页 |
| 5.2.4 预充管电路设计 | 第50页 |
| 5.2.5 单字节写入全字节读出控制电路设计 | 第50页 |
| 5.3 SRAM存储器的仿真结果及版图 | 第50-52页 |
| 5.4 Mbist自测试模块设计 | 第52-53页 |
| 5.5 本章小结 | 第53-55页 |
| 第六章 总结与展望 | 第55-56页 |
| 参考文献 | 第56-59页 |
| 致谢 | 第59页 |