基于PCI Express总线的物理编码子层设计
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第14-22页 |
| 1.1 课题背景及意义 | 第14-16页 |
| 1.2 国内外研究现状 | 第16-20页 |
| 1.3 论文研究内容 | 第20-21页 |
| 1.4 论文组织结构 | 第21-22页 |
| 第2章 PCI Express 总线概述 | 第22-29页 |
| 2.1 PCI Express 系统拓扑结构 | 第22-23页 |
| 2.2 PCI Express 总线体系结构 | 第23-28页 |
| 2.2.1 PCI Express 总线事务简介 | 第23-24页 |
| 2.2.2 PCI Express 总线设备层 | 第24-28页 |
| 2.3 小结 | 第28-29页 |
| 第3章 PCI Express 总线物理层解析 | 第29-44页 |
| 3.1 逻辑物理层 | 第29-38页 |
| 3.1.1 数据包装配与拆解 | 第29-30页 |
| 3.1.2 字节拆分与重组 | 第30-31页 |
| 3.1.3 扰码与解扰 | 第31-32页 |
| 3.1.4 编码与解码 | 第32-33页 |
| 3.1.5 符号锁定 | 第33-34页 |
| 3.1.6 频率补偿 | 第34-35页 |
| 3.1.7 多通道相位补偿 | 第35-36页 |
| 3.1.8 链路初始化与训练 | 第36-38页 |
| 3.2 电气物理层 | 第38-42页 |
| 3.2.1 锁相环 | 第38-39页 |
| 3.2.2 时钟数据恢复 | 第39-40页 |
| 3.2.3 并串转换与串并转换 | 第40-41页 |
| 3.2.4 差动驱动与差动接收 | 第41-42页 |
| 3.3 PIPE 接口 | 第42-43页 |
| 3.4 小结 | 第43-44页 |
| 第4章 物理编码子层设计 | 第44-58页 |
| 4.1 逻辑运算 8b/10b 编解码 | 第44-48页 |
| 4.2 并行符号锁定 | 第48-49页 |
| 4.3 弹性缓冲器 | 第49-52页 |
| 4.4 电源管理 | 第52-54页 |
| 4.5 接收器状态反馈 | 第54页 |
| 4.6 时钟管理设计 | 第54-57页 |
| 4.7 小结 | 第57-58页 |
| 第5章 验证测试及结果分析 | 第58-78页 |
| 5.1 验证方案及结果 | 第58-64页 |
| 5.1.1 模块仿真 | 第59-62页 |
| 5.1.2 物理编码子层整体仿真 | 第62-63页 |
| 5.1.3 系统联合仿真 | 第63页 |
| 5.1.4 FPGA 验证 | 第63-64页 |
| 5.2 测试系统及结果 | 第64-77页 |
| 5.2.1 测试激励 | 第66-68页 |
| 5.2.2 调试总线 | 第68-70页 |
| 5.2.3 测试项目和测试结果 | 第70-77页 |
| 5.3 小结 | 第77-78页 |
| 总结和展望 | 第78-80页 |
| 参考文献 | 第80-83页 |
| 致谢 | 第83-84页 |
| 附录A (攻读学位期间发表的学术论文目录) | 第84页 |
