| 目录 | 第1-4页 |
| 主要英文缩略词表 | 第4-6页 |
| 图表索引 | 第6-8页 |
| 摘要 | 第8-10页 |
| Abstract | 第10-12页 |
| 第一章 引言 | 第12-19页 |
| ·数字通信系统与信道编解码技术 | 第12-14页 |
| ·LDPC编解码技术的提出与发展 | 第14-18页 |
| ·论文主要内容和结构安排 | 第18-19页 |
| 第二章 LDPC码基础 | 第19-27页 |
| ·线性分组码 | 第19-20页 |
| ·LDPC码与Tanner图 | 第20-22页 |
| ·LDPC码的构造与编码 | 第22-24页 |
| ·LDPC码的分类 | 第24-26页 |
| ·小节 | 第26-27页 |
| 第三章 LDPC译码算法及硬件实现 | 第27-42页 |
| ·软判决和迭代译码 | 第27-28页 |
| ·TPMP算法和TDMP算法 | 第28-36页 |
| ·TPMP算法 | 第28-31页 |
| ·TDMP算法 | 第31-33页 |
| ·两种算法比较 | 第33-36页 |
| ·降低校验节点复杂度的算法 | 第36-40页 |
| ·对数域的BP算法 | 第36页 |
| ·Min-Sum算法 | 第36-38页 |
| ·改进型的Min-Sum算法 | 第38-39页 |
| ·BCJR算法 | 第39-40页 |
| ·LDPC译码器硬件实现 | 第40-41页 |
| ·小节 | 第41-42页 |
| 第四章 多模式LDPC译码器 | 第42-57页 |
| ·译码算法可配置 | 第42-45页 |
| ·码结构与译码算法 | 第42-43页 |
| ·TPMP和TDMP两种译码算法融合 | 第43-45页 |
| ·校验矩阵结构无关的设计方法 | 第45-47页 |
| ·多模式LDPC译码器硬件结构 | 第47-56页 |
| ·上层控制单元 | 第48-49页 |
| ·有效的存储阵列 | 第49-51页 |
| ·可配置的串行运算单元 | 第51-54页 |
| ·可配置循环移位器 | 第54-56页 |
| ·小节 | 第56-57页 |
| 第五章 WiMAX标准中多模式LDPC译码器的ASIC实现 | 第57-69页 |
| ·WiMAX标准中LDPC码简介 | 第57-59页 |
| ·译码器硬件结构 | 第59-64页 |
| ·流片测试结果与比较 | 第64-68页 |
| ·小节 | 第68-69页 |
| 第六章 CMMB和DTMB标准中多模式LDPC译码器的硬件实现 | 第69-81页 |
| ·DTMB和CMMB标准中LDPC码简介 | 第70-72页 |
| ·CMMB系统中的LDPC码 | 第70-71页 |
| ·DTMB系统中的LDPC码 | 第71-72页 |
| ·译码器硬件结构 | 第72-77页 |
| ·FGPA实现结果 | 第77-78页 |
| ·VLSI实现结果 | 第78-79页 |
| ·小节 | 第79-81页 |
| 第七章 总结与展望 | 第81-82页 |
| ·研究工作总结 | 第81页 |
| ·研究工作展望 | 第81-82页 |
| 参考文献 | 第82-86页 |
| 硕士学习期间录用和发表的学术论文 | 第86-87页 |
| 致谢 | 第87-88页 |