非均匀带宽数字信道化器的FPGA设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景与意义 | 第15-16页 |
| 1.2 数字信道化技术的发展现状 | 第16-17页 |
| 1.3 论文的主要内容和结构安排 | 第17-19页 |
| 第二章 数字信道化器的理论基础 | 第19-33页 |
| 2.1 数字信道化器的概述 | 第19-23页 |
| 2.1.1 基于数字信道化技术的柔性转发器 | 第19-20页 |
| 2.1.2 数字信道化技术基本原理 | 第20-23页 |
| 2.2 数字滤波器设计的相关理论 | 第23-27页 |
| 2.2.1 数字滤波器概述 | 第24-25页 |
| 2.2.2 数字滤波器的设计 | 第25-27页 |
| 2.3 多速率信号处理相关理论 | 第27-32页 |
| 2.3.1 信号抽取与内插 | 第27-28页 |
| 2.3.2 恒等变换 | 第28-29页 |
| 2.3.3 多相分解 | 第29-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第三章 非均匀带宽数字信道化器的系统方案设计 | 第33-47页 |
| 3.1 系统的高效实现结构 | 第33-36页 |
| 3.2 系统总体方案设计 | 第36-43页 |
| 3.2.1 系统的主要技术指标 | 第36-39页 |
| 3.2.2 系统的FPGA实现框架 | 第39页 |
| 3.2.3 系统工作时钟 | 第39-43页 |
| 3.3 系统的硬件设计 | 第43-45页 |
| 3.3.1 系统的硬件组成 | 第43页 |
| 3.3.2 器件和芯片的选择 | 第43-45页 |
| 3.4 本章小结 | 第45-47页 |
| 第四章 系统相关模块的FPGA设计 | 第47-61页 |
| 4.1 分析、综合模块 | 第47-54页 |
| 4.1.1 时钟控制模块 | 第48页 |
| 4.1.2 延迟抽取模块 | 第48-49页 |
| 4.1.3 多相滤波模块 | 第49-51页 |
| 4.1.4 傅里叶变换模块 | 第51-52页 |
| 4.1.5 并串变换模块和串并变换模块 | 第52-53页 |
| 4.1.6 相加重构模块 | 第53-54页 |
| 4.2 电路交换模块 | 第54-58页 |
| 4.2.1 复用模块 | 第54-56页 |
| 4.2.2 时间交换器模块 | 第56-57页 |
| 4.2.3 解复用模块 | 第57-58页 |
| 4.3 高速串行接口模块 | 第58-60页 |
| 4.3.1 高速串行接口模块的参数 | 第58页 |
| 4.3.2 高速串行接口的发送模块 | 第58-59页 |
| 4.3.3 高速串行接口的接收模块 | 第59-60页 |
| 4.4 本章小结 | 第60-61页 |
| 第五章 系统测试 | 第61-65页 |
| 5.1 交换测试 | 第61页 |
| 5.2 广播测试 | 第61页 |
| 5.3 功耗测试 | 第61-62页 |
| 5.4 解调门限损失测试 | 第62页 |
| 5.5 测试结果分析 | 第62-63页 |
| 5.6 本章小结 | 第63-65页 |
| 第六章 总结与展望 | 第65-67页 |
| 6.1 总结 | 第65页 |
| 6.2 展望 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 致谢 | 第71-73页 |
| 作者简介 | 第73-74页 |
