基于FPGA可重构技术的FIR滤波器系统设计
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 研究目的及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-14页 |
| 1.3 本文研究内容 | 第14-15页 |
| 第2章 系统方案的确定 | 第15-22页 |
| 2.1 系统总体方案设计 | 第15-17页 |
| 2.1.1 FPGA可重构单元 | 第16页 |
| 2.1.2 参数设置显示单元 | 第16-17页 |
| 2.1.3 信号调理单元 | 第17页 |
| 2.2 各单元芯片的选择 | 第17-21页 |
| 2.2.1 CPLD器件的选择 | 第17-18页 |
| 2.2.2 FPGA器件的选择 | 第18-20页 |
| 2.2.3 A/D转换芯片的选择 | 第20页 |
| 2.2.4 D/A转换芯片的选择 | 第20-21页 |
| 2.2.5 FLASH器件的选择 | 第21页 |
| 2.3 本章小结 | 第21-22页 |
| 第3章 可重构滤波器系统的硬件电路设计 | 第22-36页 |
| 3.1 FPGA可重构单元的电路设计 | 第22-31页 |
| 3.1.1 FPGA器件的电路设计 | 第22-25页 |
| 3.1.2 串口芯片的电路设计 | 第25-26页 |
| 3.1.3 存储器件的电路设计 | 第26-29页 |
| 3.1.4 CPLD器件的电路设计 | 第29-31页 |
| 3.2 信号调理单元的电路设计 | 第31-33页 |
| 3.2.1 A/D转换电路设计 | 第31-32页 |
| 3.2.2 D/A转换电路设计 | 第32-33页 |
| 3.3 电源部分的电路设计 | 第33-35页 |
| 3.4 本章小结 | 第35-36页 |
| 第4章 可重构滤波器系统软件设计 | 第36-50页 |
| 4.1 系统模块总体设计 | 第36-37页 |
| 4.2 配置控制模块的设计 | 第37-38页 |
| 4.3 串口通信模块的设计 | 第38-42页 |
| 4.3.1 波特率发生器的设计 | 第39-40页 |
| 4.3.2 数据接收器的设计 | 第40-41页 |
| 4.3.3 数据发送器的设计 | 第41-42页 |
| 4.4 FLASH读写控制模块的设计 | 第42-44页 |
| 4.4.1 FLASH擦除模块的设计 | 第43页 |
| 4.4.2 FLASH写模块的设计 | 第43-44页 |
| 4.4.3 FLASH读模块的设计 | 第44页 |
| 4.4.4 FLASH控制模块的整体设计 | 第44页 |
| 4.5 FIR滤波文件输入模块 | 第44-46页 |
| 4.5.1 移位模块的设计 | 第45页 |
| 4.5.2 查表模块的设计 | 第45-46页 |
| 4.6 FIR滤波文件乘模块 | 第46-48页 |
| 4.6.1 加模块的设计 | 第47页 |
| 4.6.2 反相器模块的设计 | 第47-48页 |
| 4.7 FIR滤波文件控制模块和输出模块 | 第48-49页 |
| 4.8 本章小结 | 第49-50页 |
| 第5章 系统仿真测试 | 第50-60页 |
| 5.1 模块的仿真测试 | 第50-53页 |
| 5.1.1 配置控制模块的仿真测试 | 第50-51页 |
| 5.1.2 FLASH擦除模块的仿真测试 | 第51-52页 |
| 5.1.3 FLASH读模块的仿真测试 | 第52-53页 |
| 5.2 系统的仿真测试 | 第53-59页 |
| 5.3 本章小结 | 第59-60页 |
| 结论 | 第60-61页 |
| 参考文献 | 第61-65页 |
| 攻读硕士学位期间发表的学术论文 | 第65-66页 |
| 致谢 | 第66页 |
