| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第11-17页 |
| 1.1 研究背景及分数分频器综述 | 第11-14页 |
| 1.2 分数分频器设计指标要求 | 第14-15页 |
| 1.3 论文组织 | 第15-17页 |
| 第2章 锁相环工作原理与分数分频器方案设计 | 第17-31页 |
| 2.1 锁相环介绍 | 第17-22页 |
| 2.1.1 锁相环的稳定性 | 第17-19页 |
| 2.1.2 锁相环主要技术指标 | 第19-22页 |
| 2.2 锁相环相位噪声分析及仿真 | 第22-26页 |
| 2.2.1 DSM稳定性与噪声 | 第22-23页 |
| 2.2.2 环路相位噪声分析 | 第23-24页 |
| 2.2.3 环路相位噪声仿真 | 第24-26页 |
| 2.3 分数分频器方案设计 | 第26-29页 |
| 2.4 本章小结 | 第29-31页 |
| 第3章 分数分频器建模仿真 | 第31-41页 |
| 3.1 陷波结构DSM设计 | 第31-36页 |
| 3.1.1 DSM频率控制字选择 | 第31-32页 |
| 3.1.2 DSM环路数字滤波器设计 | 第32-34页 |
| 3.1.3 逻辑电路硬件语言实现 | 第34-36页 |
| 3.2 SIMULINK行为级建模仿真 | 第36-40页 |
| 3.2.1 陷波结构DSM建模仿真 | 第36-37页 |
| 3.2.2 分数分频器建模仿真 | 第37-40页 |
| 3.3 本章小结 | 第40-41页 |
| 第4章 分数分频器关键电路模块设计 | 第41-57页 |
| 4.1 高速二分频器设计 | 第41-42页 |
| 4.2 相位选择器与相位选择控制器设计 | 第42-51页 |
| 4.2.1 相位选择器控制器设计 | 第42-44页 |
| 4.2.2 相位选择器设计 | 第44-48页 |
| 4.2.3 基本单元电路设计 | 第48-51页 |
| 4.3 多模分频器设计 | 第51-55页 |
| 4.3.1 多模分频器整体设计 | 第52-53页 |
| 4.3.2 2/3分频器设计 | 第53-54页 |
| 4.3.3 延时与重定时分析 | 第54页 |
| 4.3.4 辅助电路设计 | 第54-55页 |
| 4.4 本章小结 | 第55-57页 |
| 第5章 分数分频器版图设计、后仿真与多模分频器测试 | 第57-69页 |
| 5.1 版图设计考虑 | 第57-58页 |
| 5.1.1 器件的匹配 | 第57页 |
| 5.1.2 天线效应 | 第57-58页 |
| 5.1.3 闩锁效应 | 第58页 |
| 5.2 单元模块版图与仿真 | 第58-64页 |
| 5.2.1 DSM版图 | 第58-59页 |
| 5.2.2 二分频器与相位选择器版图与仿真 | 第59-61页 |
| 5.2.3 多模分频器版图与仿真 | 第61-63页 |
| 5.2.4 分数分频器整体版图与仿真 | 第63-64页 |
| 5.3 多模分频器测试 | 第64-67页 |
| 5.4 本章小结 | 第67-69页 |
| 第6章 总结 | 第69-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 攻读硕士学位期间发表的论文及专利 | 第75页 |