| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景与意义 | 第15-16页 |
| 1.2 脉冲多普勒雷达国内外发展现状 | 第16-17页 |
| 1.3 本文主要工作与内容安排 | 第17-19页 |
| 第二章 PD雷达数字信号处理相关理论与算法 | 第19-35页 |
| 2.1 PD雷达数字信号的处理流程 | 第19-20页 |
| 2.2 PD雷达信号处理的时间尺度 | 第20-21页 |
| 2.3 PD雷达数字信号处理时序 | 第21-23页 |
| 2.3.1 非流水处理时序 | 第21-22页 |
| 2.3.2 流水处理时序 | 第22-23页 |
| 2.4 数字下变频相关理论与算法 | 第23-30页 |
| 2.4.1 信号采样定理 | 第24-25页 |
| 2.4.2 数字正交变换 | 第25-27页 |
| 2.4.3 多相滤波法的基本理论 | 第27-29页 |
| 2.4.4 多通道FIR滤波 | 第29-30页 |
| 2.5 数字脉冲压缩的基本理论 | 第30-34页 |
| 2.5.1 线性调频信号的脉冲压缩原理 | 第31-32页 |
| 2.5.2 数字脉冲压缩的实现方式 | 第32-34页 |
| 2.6 本章小结 | 第34-35页 |
| 第三章 可配置PD雷达数字信号处理器的设计与实现 | 第35-57页 |
| 3.1 设计规范与性能指标要求 | 第35-36页 |
| 3.2 整体设计 | 第36-42页 |
| 3.2.1 设计思路 | 第36-38页 |
| 3.2.2 器件选型 | 第38-39页 |
| 3.2.3 PD雷达数字信号处理器整体框架 | 第39-42页 |
| 3.3 子模块的设计与实现 | 第42-56页 |
| 3.3.1 控制模块的设计 | 第42-43页 |
| 3.3.2 DDC模块的设计与实现 | 第43-45页 |
| 3.3.3 异步FIFO模块的设计与实现 | 第45-48页 |
| 3.3.4 PC模块的设计与实现 | 第48-56页 |
| 3.4 本章小结 | 第56-57页 |
| 第四章 雷达数字信号处理器的仿真与验证 | 第57-75页 |
| 4.1 验证方案 | 第57-58页 |
| 4.2 关键子模块DDC和PC的验证 | 第58-68页 |
| 4.2.1 DDC模块的验证与FPGA综合 | 第58-61页 |
| 4.2.2 PC模块的验证与FPGA综合 | 第61-68页 |
| 4.3 雷达数字信号处理器整体的验证与FPGA综合 | 第68-73页 |
| 4.3.1 雷达数字信号处理器硬件整体的验证 | 第68-71页 |
| 4.3.2 雷达数字信号处理器硬件的FPGA综合 | 第71-72页 |
| 4.3.3 PD雷达数字信号处理器的软硬件协同验证 | 第72-73页 |
| 4.4 本章小结 | 第73-75页 |
| 第五章 总结与展望 | 第75-77页 |
| 5.1 全文总结 | 第75-76页 |
| 5.2 研究展望 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 致谢 | 第79-81页 |
| 作者简介 | 第81-82页 |