| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第10-13页 |
| 1.1 课题研究背景 | 第10-11页 |
| 1.2 国内外研究状况 | 第11页 |
| 1.3 论文的内容与结构 | 第11-13页 |
| 第二章 DDR3 SDRAM存储器介绍 | 第13-22页 |
| 2.1 DDR3 SDRAM的存储原理与结构 | 第13-15页 |
| 2.1.1 DRAM的硬件框架 | 第13-14页 |
| 2.1.2 DRAM的存储原理 | 第14-15页 |
| 2.2 引脚定义 | 第15-16页 |
| 2.3 DDR3 SDRAM特征 | 第16-17页 |
| 2.3.1 新增特性 | 第16页 |
| 2.3.2 时序参数 | 第16-17页 |
| 2.4 模式寄存器的配置 | 第17-18页 |
| 2.5 DDR3工作状态转换 | 第18-19页 |
| 2.6 DDR3命令与基本操作 | 第19-21页 |
| 2.6.1 DDR3命令 | 第19-21页 |
| 2.6.2 基本操作 | 第21页 |
| 2.7 本章小结 | 第21-22页 |
| 第三章 DDR3 SDRAM控制器与PHY的总体设计 | 第22-50页 |
| 3.1 Verilog HDL与FPGA简介 | 第22-23页 |
| 3.2 DDR3 SDRAM控制器与PHY的设计 | 第23-26页 |
| 3.3 UI模块 | 第26-27页 |
| 3.4 指令队列模块 | 第27-35页 |
| 3.4.1 指令排序与队列设计原理 | 第28-30页 |
| 3.4.2 指令排序与队列设计的算法 | 第30-35页 |
| 3.5 Bank管理模块 | 第35页 |
| 3.6 ECC模块 | 第35-37页 |
| 3.7 状态机模块 | 第37-40页 |
| 3.8 初始化模块 | 第40-47页 |
| 3.8.1 上电初始化 | 第40-42页 |
| 3.8.2 写平衡 | 第42-45页 |
| 3.8.3 读校准模块 | 第45-47页 |
| 3.9 数据通路与命令通路模块 | 第47-49页 |
| 3.10 本章小结 | 第49-50页 |
| 第四章 功能仿真 | 第50-60页 |
| 4.1 UI模块仿真 | 第50-51页 |
| 4.2 指令队列模块仿真 | 第51-52页 |
| 4.3 ECC模块仿真 | 第52-53页 |
| 4.4 上电初始化模块仿真 | 第53-54页 |
| 4.5 写平衡模块仿真 | 第54-55页 |
| 4.6 读校准模块仿真 | 第55-56页 |
| 4.7 读写仿真 | 第56-59页 |
| 4.8 本章小结 | 第59-60页 |
| 第五章 总结与展望 | 第60-61页 |
| 5.1 工作总结 | 第60页 |
| 5.2 进一步的研究方向 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 致谢 | 第64-65页 |
| 附件 | 第65页 |