基于FPGA的高效LDPC译码器的研究
| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 引言 | 第10-15页 |
| ·数字通信与信道编码发展现状 | 第10-12页 |
| ·LDPC码硬件译码器的研究和发展现状 | 第12-13页 |
| ·本文主要创新点 | 第13-15页 |
| 2 LDPC码以及译码算法简介 | 第15-22页 |
| ·LDPC码定义 | 第15-17页 |
| ·校验矩阵表示方法 | 第15-16页 |
| ·LDPC码的Tanner图表示方法 | 第16-17页 |
| ·LDPC码译码算法 | 第17-22页 |
| ·概率域BP算法 | 第17-18页 |
| ·LLR-BP算法 | 第18-21页 |
| ·最小和算法 | 第21-22页 |
| 3 基于FPGA的LDPC码仿真平台实现 | 第22-33页 |
| ·系统整体设计方案 | 第22-23页 |
| ·高斯白噪声信号发生器 | 第23-26页 |
| ·LDPC编码器 | 第26-27页 |
| ·AWGN信道模拟 | 第27-29页 |
| ·LDPC码译码器结构 | 第29-31页 |
| ·实验结果 | 第31-33页 |
| 4 可配置的低资源消耗LDPC译码器 | 第33-40页 |
| ·译码器信息寻址 | 第33-34页 |
| ·译码器节点信息更新 | 第34-37页 |
| ·译码器整体设计 | 第37-38页 |
| ·实验结果及性能分析 | 第38-40页 |
| 5 节点并行更新的高速QC-LDPC译码器 | 第40-51页 |
| ·译码器信息存储 | 第41页 |
| ·译码器节点更新 | 第41-48页 |
| ·变量节点更新 | 第42-45页 |
| ·校验节点更新 | 第45-48页 |
| ·译码判决输出 | 第48-49页 |
| ·实验结果及性能分析 | 第49-51页 |
| 6 结论与展望 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 作者简历 | 第55-57页 |
| 学位论文数据集 | 第57页 |
