数据链系统中的信道编译码仿真与FPGA实现
| 摘要 | 第1-7页 |
| Abstract | 第7-10页 |
| 第1章 绪论 | 第10-20页 |
| ·引言 | 第10-11页 |
| ·数据链(JTIDS)系统介绍及其发展现状 | 第11-19页 |
| ·数据链(JTIDS)介绍 | 第11-17页 |
| ·数据链的发展现状及启示 | 第17-19页 |
| ·论文的主要研究工作及内容安排 | 第19-20页 |
| 第2章 数据链中信道编码方案设计 | 第20-36页 |
| ·基本原理 | 第20-28页 |
| ·CRC校验码算法 | 第20-21页 |
| ·RS码的定义 | 第21-22页 |
| ·RS编码算法 | 第22-23页 |
| ·RS解码算法 | 第23-28页 |
| ·系统总体方案设计 | 第28-30页 |
| ·性能分析 | 第30-36页 |
| ·仿真模型设计 | 第30-31页 |
| ·仿真结论分析 | 第31-36页 |
| 第3章 CRC、RS编译码器的逻辑实现 | 第36-58页 |
| ·RS码基本运算单元的硬件设计 | 第36-44页 |
| ·加法器的设计 | 第36-37页 |
| ·乘法器的设计 | 第37-42页 |
| ·求逆器的设计与优化 | 第42-44页 |
| ·CRC编/检码器设计 | 第44-46页 |
| ·CRC的系统设计 | 第44-45页 |
| ·CRC编/检码器逻辑实现 | 第45-46页 |
| ·RS编码器的设计 | 第46-47页 |
| ·RS编码器逻辑设计 | 第46-47页 |
| ·RS编码器逻辑优化 | 第47页 |
| ·RS解码器的设计 | 第47-58页 |
| ·RS解码逻辑规划 | 第48-49页 |
| ·伴随式计算器的设计 | 第49-50页 |
| ·关键方程求解求解(KES) | 第50-54页 |
| ·钱搜索(Chien Search)模块设计 | 第54-55页 |
| ·错误值的求解 | 第55-56页 |
| ·FIFO设计 | 第56-58页 |
| 第4章 CRC、RS的FPGA实现和验证 | 第58-67页 |
| ·FPGA设计流程简介 | 第58-59页 |
| ·验证方案和结果 | 第59-66页 |
| ·验证方案 | 第59页 |
| ·RTL仿真测试 | 第59-66页 |
| ·逻辑综合 | 第66-67页 |
| 结论 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-73页 |
| 攻读硕士学位期间发表的论文及获奖情况 | 第73-74页 |
| 附录 | 第74-77页 |
