基于正交拉丁码的存储器抗多位翻转设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-15页 |
| 1.1 课题背景及研究的目的和意义 | 第8-9页 |
| 1.2 多位错误的产生及其错误形式分析 | 第9-12页 |
| 1.2.1 软错误产生 | 第9-10页 |
| 1.2.2 存储器中的多位翻转 | 第10-12页 |
| 1.3 存储器多位翻转加固技术研究现状 | 第12-14页 |
| 1.4 课题主要研究内容及论文结构 | 第14-15页 |
| 第2章 错误修正码加固的理论基础 | 第15-21页 |
| 2.1 有限域 | 第15页 |
| 2.2 向量空间 | 第15-16页 |
| 2.3 线性分组码 | 第16-19页 |
| 2.3.1 线性分组码编码原理 | 第16-19页 |
| 2.3.2 线性分组码译码原理 | 第19页 |
| 2.4 拉丁方与正交拉丁方 | 第19-20页 |
| 2.5 本章小结 | 第20-21页 |
| 第3章 正交拉丁码加固 SRAM | 第21-46页 |
| 3.1 多位错误修正码 | 第21-24页 |
| 3.1.1 OLS 码结构 | 第21-23页 |
| 3.1.2 多位错误修正码构造 | 第23-24页 |
| 3.2 错误修正码构造技术 | 第24-28页 |
| 3.2.1 SEC-DAEC 构造原理 | 第25-26页 |
| 3.2.2 SEC-DAEC 分块循环移位算法 | 第26-28页 |
| 3.3 编码器设计 | 第28-31页 |
| 3.3.1 正交拉丁码编码器 | 第28-30页 |
| 3.3.2 SEC-DAEC 编码器 | 第30-31页 |
| 3.4 译码器设计 | 第31-39页 |
| 3.4.1 正交拉丁码译码器 | 第31-37页 |
| 3.4.2 SEC-DAEC 译码器 | 第37-39页 |
| 3.5 探测电路设计 | 第39-43页 |
| 3.5.1 编码器 CED 电路设计 | 第39-41页 |
| 3.5.2 译码器 CED 电路设计 | 第41-43页 |
| 3.6 存储器故障安全设计 | 第43-45页 |
| 3.7 本章小结 | 第45-46页 |
| 第4章 可靠性和性能分析 | 第46-53页 |
| 4.1 编译码器功能仿真 | 第46-47页 |
| 4.2 故障注入仿真验证 | 第47-49页 |
| 4.3 电路性能分析 | 第49-50页 |
| 4.4 平均失效时间 | 第50-51页 |
| 4.5 版图设计 | 第51-52页 |
| 4.6 本章小结 | 第52-53页 |
| 结论 | 第53-54页 |
| 参考文献 | 第54-58页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第58-60页 |
| 致谢 | 第60页 |
