基于DDR4 SDRAM的光电图像实时存储技术研究
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 课题研究背景及意义 | 第10-11页 |
| 1.2 相关领域的研究现状 | 第11-13页 |
| 1.3 本文研究内容与章节安排 | 第13-16页 |
| 第2章 DDR4 SDRAM工作原理 | 第16-28页 |
| 2.1 DDR4 SDRAM原理 | 第16-19页 |
| 2.1.1 SDRAM存储器的发展和读写原理 | 第16-17页 |
| 2.1.2 DDR4技术特征 | 第17-19页 |
| 2.2 DDR4 SDRAM的指令与时序参数 | 第19-21页 |
| 2.3 DDR4 SDRAM工作过程 | 第21-25页 |
| 2.3.1 初始化过程 | 第21-23页 |
| 2.3.2 读写操作 | 第23-25页 |
| 2.4 DDR4 SDRAM工作状态机 | 第25-26页 |
| 2.5 本章小结 | 第26-28页 |
| 第3章 DDR4 SDRAM控制器设计 | 第28-52页 |
| 3.1 DDR4控制器结构模型及设计流程 | 第28-30页 |
| 3.2 初始化模块设计 | 第30-35页 |
| 3.2.1 初始化模块状态机 | 第31-34页 |
| 3.2.2 初始化模块功能验证 | 第34-35页 |
| 3.3 写操作模块设计 | 第35-40页 |
| 3.3.1 写操作模块状态机 | 第35-37页 |
| 3.3.2 数据选通信号DQS | 第37-38页 |
| 3.3.3 写数据通路 | 第38-39页 |
| 3.3.4 写操作模块功能验证 | 第39-40页 |
| 3.4 读操作模块设计 | 第40-46页 |
| 3.4.1 读操作模块状态机 | 第41-42页 |
| 3.4.2 读操作模块的状态控制信号 | 第42-43页 |
| 3.4.3 计时器与译码器 | 第43-45页 |
| 3.4.4 读操作模块功能验证 | 第45-46页 |
| 3.5 接口模块设计 | 第46-50页 |
| 3.5.1 三缓存接口设计 | 第47-48页 |
| 3.5.2 接口模块功能验证 | 第48-50页 |
| 3.6 本章小结 | 第50-52页 |
| 第4章 周期分散刷新算法研究 | 第52-60页 |
| 4.1 自动刷新原理 | 第52-53页 |
| 4.2 现有分散刷新算法 | 第53-55页 |
| 4.3 周期分散刷新算法 | 第55-57页 |
| 4.4 周期分散刷新算法功能验证与评测 | 第57-59页 |
| 4.4.1 算法功能验证 | 第57-58页 |
| 4.4.2 算法评测 | 第58-59页 |
| 4.5 本章小结 | 第59-60页 |
| 第5章 DDR4 SDRAM控制器的FPGA验证 | 第60-68页 |
| 5.1 FPGA实验平台介绍 | 第60-61页 |
| 5.2 控制器的FPGA实现 | 第61页 |
| 5.3 控制器的FPGA验证 | 第61-66页 |
| 5.3.1 控制器读写验证 | 第63-64页 |
| 5.3.2 接口模块验证 | 第64-66页 |
| 5.4 本章小结 | 第66-68页 |
| 第6章 总结与展望 | 第68-70页 |
| 6.1 主要完成的工作 | 第68-69页 |
| 6.2 展望 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 致谢 | 第74-76页 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 | 第76页 |
