基于FPGA的光锁相环控制与数据并行传输系统的设计与实现
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-9页 |
| 第一章 绪论 | 第12-21页 |
| 1.1 研究背景 | 第12-13页 |
| 1.1.1 光锁相环技术的研究背景 | 第12页 |
| 1.1.2 数据并行传输技术的研究背景 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-16页 |
| 1.2.1 光锁相环技术的国内外研究现状 | 第13-14页 |
| 1.2.2 数据并行传输技术的国内外研究现状 | 第14-16页 |
| 1.3 论文主要工作及结构安排 | 第16-18页 |
| 参考文献 | 第18-21页 |
| 第二章 相干光通信系统中的光锁相环技术 | 第21-31页 |
| 2.1 光锁相环基本原理 | 第21-23页 |
| 2.1.1 锁相环结构及工作原理 | 第21-22页 |
| 2.1.2 光锁相环结构及工作原理 | 第22-23页 |
| 2.2 常见光锁相环实现结构 | 第23-27页 |
| 2.2.1 平衡光锁相环 | 第23-25页 |
| 2.2.2 科斯塔斯(COSTAS)光锁相环 | 第25-26页 |
| 2.2.3 决策驱动光锁相环 | 第26-27页 |
| 2.3 副载波光锁相环技术原理及分类 | 第27-29页 |
| 2.3.1 双边带副载波调制 | 第28页 |
| 2.3.2 单边带副载波调制 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 参考文献 | 第30-31页 |
| 第三章 光锁相环控制模块的设计与实现 | 第31-49页 |
| 3.1 基于副载波的平衡光锁相环方案 | 第31-34页 |
| 3.2 光锁相环控制系统 | 第34-37页 |
| 3.2.1 频差捕获电路设计 | 第34页 |
| 3.2.2 系统结构设计 | 第34-35页 |
| 3.2.3 关键器件选材 | 第35-37页 |
| 3.3 FPGA反馈控制算法设计 | 第37-39页 |
| 3.3.1 分频模块 | 第37-38页 |
| 3.3.2 测频模块 | 第38页 |
| 3.3.3 频差反馈调节模块 | 第38-39页 |
| 3.4 零差相干光锁相环实验验证 | 第39-47页 |
| 3.4.1 关键器件性能测试 | 第39-44页 |
| 3.4.2 零差相干光锁相环实验及结果分析 | 第44-47页 |
| 3.5 本章小结 | 第47-48页 |
| 参考文献 | 第48-49页 |
| 第四章 数据并行传输技术 | 第49-57页 |
| 4.1 多路并行传输技术 | 第49-52页 |
| 4.1.1 TCP/IP各层多路并行传输方案 | 第49-51页 |
| 4.1.2 流量分割方法 | 第51页 |
| 4.1.3 数据调度算法 | 第51-52页 |
| 4.2 以太网相关技术 | 第52-54页 |
| 4.2.1 以太网接入实现技术 | 第52-53页 |
| 4.2.2 高级数据链路控制规程 | 第53-54页 |
| 4.3 LVDS高速数据串行传输技术 | 第54页 |
| 4.4 本章小结 | 第54-56页 |
| 参考文献 | 第56-57页 |
| 第五章 数据并行传输模块的设计与实现 | 第57-69页 |
| 5.1 系统方案设计 | 第57页 |
| 5.2 关键技术设计 | 第57-60页 |
| 5.2.1 数据调度模块 | 第58-60页 |
| 5.2.2 接收同步模块 | 第60页 |
| 5.3 数据并行传输模块的实验验证 | 第60-67页 |
| 5.3.1 实验方案设计 | 第60-61页 |
| 5.3.2 相关程序设计 | 第61-65页 |
| 5.3.3 实验软件平台 | 第65-66页 |
| 5.3.4 实验测试结果 | 第66-67页 |
| 5.4 本章小结 | 第67-68页 |
| 参考文献 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 总结 | 第69-70页 |
| 6.2 展望 | 第70-71页 |
| 致谢 | 第71页 |
