一种基于后台校正的时间交织ADC设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 本文的主要工作及结构 | 第13-15页 |
| 1.3.1 本文的主要工作 | 第13-14页 |
| 1.3.2 本文的结构安排 | 第14-15页 |
| 第二章 时间交织ADC原理与关键技术 | 第15-28页 |
| 2.1 时间交织型ADC的基本理论 | 第15-17页 |
| 2.2 时间交织型ADC的误差分析 | 第17-23页 |
| 2.2.1 时钟误差 | 第17-20页 |
| 2.2.2 增益误差 | 第20-21页 |
| 2.2.3 失调误差 | 第21-23页 |
| 2.3 误差校正方法 | 第23-27页 |
| 2.3.1 前台校正 | 第23-26页 |
| 2.3.2 后台校正 | 第26-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 流水线型子ADC原理与关键技术 | 第28-38页 |
| 3.1 流水线A/D转换器结构原理 | 第28-30页 |
| 3.2 流水线结构A/D转换器中的功耗 | 第30-32页 |
| 3.2.1 总体结构与功耗的关系 | 第30-31页 |
| 3.2.2 每级流水线的功耗 | 第31-32页 |
| 3.3 流水线A/D转换器中的低功耗技术 | 第32-37页 |
| 3.3.1 每级精度和总级数的折中 | 第32-33页 |
| 3.3.2 电容尺寸按比例缩小 | 第33-34页 |
| 3.3.3“无采保放大器”的新结构 | 第34-37页 |
| 3.4 本章小结 | 第37-38页 |
| 第四章 双通道时间交织ADC电路设计 | 第38-73页 |
| 4.1 整体电路构架 | 第38-39页 |
| 4.2 误差校准算法设计 | 第39-49页 |
| 4.2.1 算法性能指标分解 | 第39-40页 |
| 4.2.2 算法设计 | 第40-49页 |
| 4.3 CMOS输入缓冲器设计 | 第49-53页 |
| 4.3.1 典型的CMOS输入buffer | 第49-50页 |
| 4.3.2 改进的CMOS输入buffer | 第50-53页 |
| 4.4 子ADC的设计 | 第53-63页 |
| 4.4.1 子ADC电路结构 | 第53-54页 |
| 4.4.2 子ADC中的低功耗设计 | 第54-57页 |
| 4.4.3 流水线系统级指标分解 | 第57-62页 |
| 4.4.4 行为级建模及验证 | 第62-63页 |
| 4.5 时钟系统设计 | 第63-71页 |
| 4.6 LVDS输出单元设计 | 第71-72页 |
| 4.7 本章小结 | 第72-73页 |
| 第五章 双通道时间交织ADC版图设计 | 第73-79页 |
| 5.1 版图中的匹配设计 | 第73-76页 |
| 5.2 版图中的噪声屏蔽设计 | 第76-77页 |
| 5.3 总体版图设计 | 第77-78页 |
| 5.4 本章小结 | 第78-79页 |
| 第六章 芯片封装与测试 | 第79-84页 |
| 6.1 芯片封装形式 | 第79-80页 |
| 6.2 测试设备与评估板 | 第80-81页 |
| 6.3 测试评估方案 | 第81页 |
| 6.4 测试结果 | 第81-83页 |
| 6.5 本章小结 | 第83-84页 |
| 第七章 总结和展望 | 第84-86页 |
| 7.1 总结 | 第84-85页 |
| 7.2 展望 | 第85-86页 |
| 致谢 | 第86-87页 |
| 参考文献 | 第87-90页 |
| 攻硕期间取得的研究成果 | 第90-91页 |
