| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 课题的研究背景及意义 | 第12-14页 |
| 1.1.1 单粒子效应产生环境 | 第13页 |
| 1.1.2 单粒子效应的分类 | 第13-14页 |
| 1.2 国内外研究现状 | 第14-15页 |
| 1.3 主要研究内容和组织构架 | 第15-18页 |
| 第二章 系统总体架构设计 | 第18-31页 |
| 2.1 FT-DSP的结构组成及工作原理 | 第18-21页 |
| 2.1.1 内核 | 第18页 |
| 2.1.2 HCP | 第18页 |
| 2.1.3 GPIO | 第18页 |
| 2.1.4 EMC | 第18-19页 |
| 2.1.5 DMA | 第19-20页 |
| 2.1.6 定时器 | 第20页 |
| 2.1.7 锁相环 | 第20-21页 |
| 2.1.8 MSP | 第21页 |
| 2.1.9 内部RAM功能 | 第21页 |
| 2.2 试验系统的组成结构 | 第21-22页 |
| 2.3 DSP各部件测试原理 | 第22-25页 |
| 2.3.1 内部RAM | 第23页 |
| 2.3.2 内核 | 第23页 |
| 2.3.3 HCP | 第23-24页 |
| 2.3.4 GPIO | 第24页 |
| 2.3.5 DMA | 第24页 |
| 2.3.6 定时器和锁相环 | 第24页 |
| 2.3.7 MSP | 第24-25页 |
| 2.3.8 EMC | 第25页 |
| 2.4 FPGA系统功能设计 | 第25-30页 |
| 2.4.1 串口通信模块 | 第26-27页 |
| 2.4.2 数据解码模块 | 第27-28页 |
| 2.4.3 测试控制模块 | 第28-30页 |
| 2.4.4 电源控制模块 | 第30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 测试系统硬件设计 | 第31-39页 |
| 3.1 DSP测试板设计 | 第31-33页 |
| 3.2 FPGA控制板设计 | 第33-34页 |
| 3.3 上位机端口 | 第34-35页 |
| 3.4 板载存储器 | 第35-36页 |
| 3.5 电压电流测试端口 | 第36-37页 |
| 3.6 JTAG端口设计 | 第37-38页 |
| 3.7 本章小结 | 第38-39页 |
| 第四章 通信协议及软件系统设计 | 第39-62页 |
| 4.1 上位机通信和命令软件系统 | 第39-48页 |
| 4.1.1 上位机通信物理层协议 | 第39页 |
| 4.1.2 上位机通信滞后式ARQ协议 | 第39-42页 |
| 4.1.3 上位机软件流程 | 第42-44页 |
| 4.1.4 上位机图形界面 | 第44-48页 |
| 4.2 FPGA通信协议的实现 | 第48-54页 |
| 4.2.1 FPGA的UART时序 | 第48-49页 |
| 4.2.2 FPGA与上位机和DSP关于内部RAM测试的的通信协议 | 第49-50页 |
| 4.2.3 FPGA与上位机和DSP的其他通信协议 | 第50-54页 |
| 4.3 DSP测试设计 | 第54-61页 |
| 4.3.1 内核 | 第54页 |
| 4.3.2 内部RAM | 第54-55页 |
| 4.3.3 DSP部件 | 第55-56页 |
| 4.3.4 SDRAM | 第56-57页 |
| 4.3.5 SBSRAM | 第57页 |
| 4.3.6 ASRAM | 第57-58页 |
| 4.3.7 GPIO | 第58页 |
| 4.3.8 HCP | 第58-59页 |
| 4.3.9 MSP | 第59页 |
| 4.3.10 DMA | 第59-60页 |
| 4.3.11 定时器 | 第60页 |
| 4.3.12 PLL | 第60-61页 |
| 4.4 本章小结 | 第61-62页 |
| 第五章 实验测试 | 第62-66页 |
| 5.1 内存 | 第62-63页 |
| 5.2 HCP | 第63-64页 |
| 5.3 GPIO、定时器 | 第64-65页 |
| 5.4 MSP、DMA、内核 | 第65页 |
| 5.5 SBSRAM、SDRAM、ASRAM | 第65页 |
| 5.6 锁相环 | 第65页 |
| 5.7 本章小结 | 第65-66页 |
| 结束语 | 第66-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 作者在学期间取得的学术成果 | 第71页 |