| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-19页 |
| 1.1 课题研究背景 | 第12-15页 |
| 1.1.1 DSP的发展概述 | 第12-13页 |
| 1.1.2 总线的发展概述 | 第13-15页 |
| 1.2 PCI Express总线技术发展 | 第15-17页 |
| 1.2.1 PCI总线 | 第15-16页 |
| 1.2.2 PCI-X总线 | 第16页 |
| 1.2.3 PCI Express总线 | 第16-17页 |
| 1.3 本文的主要工作 | 第17-18页 |
| 1.4 本文的总体架构 | 第18-19页 |
| 第二章 PCI Express系统互连结构分析 | 第19-30页 |
| 2.1 M-DSP的互连需求 | 第19-20页 |
| 2.1.1 M-DSP体系结构 | 第19-20页 |
| 2.1.2 M-DSP对PCI Express的设计需求 | 第20页 |
| 2.2 PCI Express概述 | 第20-23页 |
| 2.2.1 PCI Express的体系结构 | 第20-21页 |
| 2.2.2 PCI Express的协议层 | 第21-23页 |
| 2.3 AXI协议 | 第23-25页 |
| 2.4 DBI协议 | 第25页 |
| 2.5 Cross Net接口 | 第25-28页 |
| 2.5.1 数据接口协议 | 第26-27页 |
| 2.5.2 配置接口协议 | 第27-28页 |
| 2.6 PIPE接口概述 | 第28-30页 |
| 第三章 PCI Express系统互连设计 | 第30-58页 |
| 3.1 总体结构 | 第30-32页 |
| 3.1.1 转接桥 | 第30-31页 |
| 3.1.2 PCI Express控制器和PCS/PHY | 第31-32页 |
| 3.2 配置通道设计 | 第32-34页 |
| 3.2.1 配置桥模块结构 | 第32-33页 |
| 3.2.2 两级锁存同步处理 | 第33-34页 |
| 3.3 数据通道设计 | 第34-42页 |
| 3.3.1 同步FIFO的设计 | 第36-37页 |
| 3.3.2 异步FIFO的设计 | 第37-39页 |
| 3.3.3 数据桥模块结构 | 第39-42页 |
| 3.4 时钟和复位网络设计 | 第42-46页 |
| 3.4.1 时钟网络设计 | 第43-45页 |
| 3.4.2 复位网络设计 | 第45-46页 |
| 3.5 中断设计 | 第46-51页 |
| 3.5.1 EP模式下的中断产生 | 第47-50页 |
| 3.5.2 RC模式下中断接收 | 第50-51页 |
| 3.5.3 RC模式下中断产生 | 第51页 |
| 3.6 低功耗电源管理实现 | 第51-58页 |
| 3.6.1 设备功能状态 | 第52-54页 |
| 3.6.2 链路电源状态 | 第54-58页 |
| 第四章 功能验证与综合 | 第58-78页 |
| 4.1 验证的层次和方法 | 第58-60页 |
| 4.2 PCI Express模块级验证 | 第60-64页 |
| 4.2.1 转接桥的模块级验证 | 第61-62页 |
| 4.2.2 控制器功能的验证 | 第62-63页 |
| 4.2.3 模块级验证结果 | 第63-64页 |
| 4.3 PCI Express系统级验证 | 第64-71页 |
| 4.3.1 系统验证环境 | 第65-68页 |
| 4.3.2 系统验证结果 | 第68-71页 |
| 4.4 PCI Express的综合 | 第71-75页 |
| 4.4.1 综合流程 | 第71-73页 |
| 4.4.2 综合约束设计 | 第73-74页 |
| 4.4.3 综合结果 | 第74-75页 |
| 4.5 传输性能分析 | 第75-78页 |
| 4.5.1 带宽计算 | 第75页 |
| 4.5.2 转接桥带宽 | 第75-76页 |
| 4.5.3 PCI Express系统性能 | 第76-78页 |
| 第五章 结束语 | 第78-80页 |
| 5.1 工作总结 | 第78页 |
| 5.2 工作展望 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-83页 |
| 作者在学期间取得的学术成果 | 第83页 |