| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 课题背景及意义 | 第16页 |
| 1.2 高速数据传输发展现状 | 第16-18页 |
| 1.3 论文组织结构 | 第18-20页 |
| 第二章 系统总体设计方案 | 第20-28页 |
| 2.1 硬件系统设计 | 第20-23页 |
| 2.1.1 硬件系统总体设计 | 第20页 |
| 2.1.2 各硬件组成部分介绍 | 第20-23页 |
| 2.2 FPGA系统逻辑设计 | 第23-27页 |
| 2.2.1 系统逻辑设计需求 | 第23页 |
| 2.2.2 系统逻辑总体设计 | 第23-27页 |
| 2.3 本章总结 | 第27-28页 |
| 第三章 DDR3控制器与接.设计 | 第28-36页 |
| 3.1 DDR3技术 | 第28-29页 |
| 3.2 DDR3控制器设计 | 第29-33页 |
| 3.2.1 DDR3控制器定制 | 第29-30页 |
| 3.2.2 DDR3控制状态机实现 | 第30-33页 |
| 3.3 DDR3上下行FIFO设计 | 第33-34页 |
| 3.4 本章小结 | 第34-36页 |
| 第四章 PCIe总线接.实现与DMA控制器设计 | 第36-58页 |
| 4.1 PCIe协议 | 第36-41页 |
| 4.1.1 PCIe分层结构 | 第36-38页 |
| 4.1.2 PCIe地址空间与事务报文 | 第38-40页 |
| 4.1.3 PCIe中断与事务序 | 第40-41页 |
| 4.2 PCIe协议接.实现 | 第41-43页 |
| 4.2.1 PCIe硬核调用 | 第41-42页 |
| 4.2.2 PCIe硬核的AXI接.分析 | 第42-43页 |
| 4.3 DMA控制器逻辑设计 | 第43-56页 |
| 4.3.1 DMA控制状态寄存器设计 | 第43-47页 |
| 4.3.2 发送引擎与接收引擎设计 | 第47-51页 |
| 4.3.3 PCIe报文的字节对界与乱序问题分析与研究 | 第51-55页 |
| 4.3.4 PCIe中断实现 | 第55-56页 |
| 4.4 本章总结 | 第56-58页 |
| 第五章 系统验证与测试 | 第58-74页 |
| 5.1 DDR3控制器接口性能测试 | 第58-61页 |
| 5.1.1 DDR3缓存接口写操作测试 | 第58-59页 |
| 5.1.2 DDR3控制器接口读数据测试 | 第59-60页 |
| 5.1.3 DDR3控制器接口整体测试 | 第60-61页 |
| 5.2 DMA控制器接.性能测试 | 第61-70页 |
| 5.2.1 DMA读写测试验证 | 第61-66页 |
| 5.2.2 Tag管理与乱序处理测试 | 第66-68页 |
| 5.2.3 PCIe中断测试验证 | 第68-69页 |
| 5.2.4 DMA传输整体性能测试验证 | 第69-70页 |
| 5.3 系统整体性能测试 | 第70-73页 |
| 5.4 本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 6.1 全文总结 | 第74页 |
| 6.2 研究展望 | 第74-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78-80页 |
| 作者简介 | 第80-81页 |