基于FPGA的DDR3 SDRAM控制器设计
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题背景及意义 | 第12-13页 |
| 1.2 国内外现状 | 第13-15页 |
| 1.2.1 存储器的发展现状 | 第13-14页 |
| 1.2.2 内存控制器的发展现状 | 第14-15页 |
| 1.3 研究的主要内容 | 第15页 |
| 1.4 论文结构安排 | 第15-17页 |
| 第二章 DDR3关键技术及工作机制 | 第17-29页 |
| 2.1 DDR3 SDRAM内部结构及原理 | 第17-19页 |
| 2.1.1 DDR3内部结构 | 第17-18页 |
| 2.1.2 DDR3工作原理 | 第18-19页 |
| 2.2 DDR3关键技术 | 第19-23页 |
| 2.2.1 8-bit预取技术 | 第19-20页 |
| 2.2.2 低功耗设计技术 | 第20-21页 |
| 2.2.3 点对点连接 | 第21-22页 |
| 2.2.4 突发长度 | 第22-23页 |
| 2.2.5 ZQ校准 | 第23页 |
| 2.3 DDR3工作过程 | 第23-29页 |
| 2.3.1 上电和初始化 | 第23-24页 |
| 2.3.2 状态转换 | 第24-25页 |
| 2.3.3 配置模式寄存器 | 第25-26页 |
| 2.3.4 DDR3命令 | 第26-29页 |
| 第三章 DDR3控制器总体设计 | 第29-51页 |
| 3.1 DDR3控制器设计架构 | 第29-30页 |
| 3.1.1 DDR3控制器功能分析 | 第29-30页 |
| 3.1.2 DDR3控制器整体架构 | 第30页 |
| 3.2 传输层相应模块设计 | 第30-46页 |
| 3.2.1 时钟模块设计 | 第31-33页 |
| 3.2.2 刷新模块设计 | 第33页 |
| 3.2.3 指令译码模块 | 第33-35页 |
| 3.2.4 主状态机模块 | 第35-36页 |
| 3.2.5 计数器模块 | 第36-37页 |
| 3.2.6 指令队列模块 | 第37-38页 |
| 3.2.7 Bank管理模块 | 第38页 |
| 3.2.8 ODT生成模块 | 第38-39页 |
| 3.2.9 ECC模块 | 第39-40页 |
| 3.2.10 异步FIFO模块 | 第40-46页 |
| 3.3 数据通路 | 第46-48页 |
| 3.3.1 写数据通路模块 | 第47-48页 |
| 3.3.2 读数据通路模块 | 第48页 |
| 3.4 物理层ALTMEMPHY设计 | 第48-51页 |
| 3.4.1 ALTMEMPHY子模块介绍 | 第48-49页 |
| 3.4.2 ALTMEMPHY接口介绍 | 第49页 |
| 3.4.3 ALTMEMPHY设计 | 第49-51页 |
| 第四章 功能仿真 | 第51-59页 |
| 4.1 传输层部分模块测试 | 第51-55页 |
| 4.1.1 刷新模块 | 第51-52页 |
| 4.1.2 状态机模块 | 第52-54页 |
| 4.1.3 指令译码模块 | 第54-55页 |
| 4.2 异步FIFO子模块及总体测试 | 第55-59页 |
| 4.2.1 存储缓冲器fifomem | 第55-56页 |
| 4.2.2 读写同步模块sync_r2w | 第56-57页 |
| 4.2.3 写读同步模块sync_w2r | 第57页 |
| 4.2.4 异步FIFO总体测试 | 第57-59页 |
| 第五章 总结与展望 | 第59-61页 |
| 5.1 总结 | 第59页 |
| 5.2 未解决的问题和以后工作展望 | 第59-61页 |
| 参考文献 | 第61-65页 |
| 致谢 | 第65-66页 |
| 附件 | 第66页 |
