应用于高速串行接口的高性能锁相环设计与实现
| 摘要 | 第1-6页 |
| Abstract | 第6-8页 |
| 目录 | 第8-10页 |
| 插图索引 | 第10-13页 |
| 附表索引 | 第13-14页 |
| 第1章 绪论 | 第14-19页 |
| ·研究背景及意义 | 第14-15页 |
| ·国内外研究现状 | 第15-17页 |
| ·论文的主要工作和组织结构 | 第17-19页 |
| 第2章 锁相环原理分析 | 第19-27页 |
| ·整数分频锁相环 | 第19-20页 |
| ·△∑小数分频锁相环 | 第20-23页 |
| ·△∑小数分频锁相环结构 | 第20-21页 |
| ·量化噪声 | 第21页 |
| ·△∑调制器及噪声整形 | 第21-23页 |
| ·锁相环的性能指标 | 第23-25页 |
| ·相位噪声和抖动 | 第23-24页 |
| ·频谱杂散 | 第24-25页 |
| ·锁定时间 | 第25页 |
| ·基于锁相环的频率综合和时钟产生 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第3章 锁相环系统设计 | 第27-40页 |
| ·锁相环环路分析 | 第27-29页 |
| ·锁相环相位噪声建模 | 第29-32页 |
| ·整数分频锁相环相位噪声模型 | 第29-30页 |
| ·△∑小数分频锁相环相位噪声模型 | 第30-32页 |
| ·锁相环各模块噪声优化 | 第32-38页 |
| ·PFD和CP噪声 | 第32-33页 |
| ·环路滤波器噪声 | 第33-34页 |
| ·分频器噪声 | 第34页 |
| ·△∑调制器噪声 | 第34-35页 |
| ·压控振荡器噪声 | 第35-38页 |
| ·锁相环参数设计总结 | 第38-39页 |
| ·本章小结 | 第39-40页 |
| 第4章 锁相环中关键模块的研究与设计 | 第40-66页 |
| ·压控振荡器 | 第40-47页 |
| ·LC VCO的设计考虑 | 第40-45页 |
| ·宽频低相噪VCO设计 | 第45-47页 |
| ·鉴频鉴相器 | 第47-49页 |
| ·电荷泵电路和环路滤波器 | 第49-52页 |
| ·电荷泵电路的设计 | 第49-51页 |
| ·环路滤波器 | 第51-52页 |
| ·分频器 | 第52-57页 |
| ·基于CML结构的二分频器 | 第53页 |
| ·基于TSPC结构的五分频器 | 第53-54页 |
| ·可编程分频器 | 第54-57页 |
| ·自动频率校正 | 第57-63页 |
| ·常用AFC结构比较 | 第58-59页 |
| ·AFC搜索算法 | 第59-60页 |
| ·改进的自动频率校正技术 | 第60-63页 |
| ·占空比校正 | 第63-65页 |
| ·本章小结 | 第65-66页 |
| 第5章 芯片设计及性能分析 | 第66-83页 |
| ·PCIE2.05 GHz频率综合器设计 | 第66-72页 |
| ·系统设计 | 第66-67页 |
| ·芯片及仿真测试结果 | 第67-72页 |
| ·以太网10GHz扩频时钟发生器设计 | 第72-82页 |
| ·系统设计 | 第72-73页 |
| ·电路单元设计 | 第73-77页 |
| ·片及仿真测试结果 | 第77-82页 |
| ·本章小结 | 第82-83页 |
| 总结 | 第83-85页 |
| 参考文献 | 第85-90页 |
| 致谢 | 第90-91页 |
| 附录A 攻读学位期间发表的学术论文目录 | 第91页 |
