无源超高频标签芯片数字部分电路低耗设计与实现
| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第一章 绪论 | 第10-14页 |
| ·研究背景 | 第10-11页 |
| ·国内外的发展现状 | 第11-12页 |
| ·本论文的研究内容和贡献 | 第12页 |
| ·论文的组织架构 | 第12-14页 |
| 第二章 超高频功耗理论分析 | 第14-25页 |
| ·CMOS电路功耗原理 | 第14-18页 |
| ·静态功耗分析 | 第14-16页 |
| ·设计对静态功耗的考虑 | 第16页 |
| ·动态功耗分析 | 第16-17页 |
| ·设计对动态功耗的考虑 | 第17-18页 |
| ·超高频芯片对功耗的特殊考虑 | 第18-19页 |
| ·常用低功耗的设计方法 | 第19-24页 |
| ·系统级的优化 | 第19-21页 |
| ·寄存器传输级的优化 | 第21-22页 |
| ·门级的优化 | 第22-23页 |
| ·版图级的优化 | 第23-24页 |
| ·小结 | 第24-25页 |
| 第三章 功能模块设计与仿真 | 第25-46页 |
| ·无源超高频标签的一般架构 | 第25-26页 |
| ·数字基带处理器的架构 | 第26-27页 |
| ·译码模块 | 第27-29页 |
| ·功能设计 | 第27-29页 |
| ·仿真结果 | 第29页 |
| ·命令解析模块 | 第29-31页 |
| ·功能设计 | 第29-30页 |
| ·仿真结果 | 第30-31页 |
| ·接收锁存模块 | 第31-32页 |
| ·功能设计 | 第31页 |
| ·仿真结果 | 第31-32页 |
| ·循环冗余效验（CRC）模块 | 第32-34页 |
| ·功能设计 | 第32-33页 |
| ·仿真结果 | 第33-34页 |
| ·控制块 | 第34-38页 |
| ·功能设计 | 第34-37页 |
| ·仿真结果 | 第37-38页 |
| ·EEPROM存储器接口模块 | 第38-40页 |
| ·功能设计 | 第38-39页 |
| ·仿真结果 | 第39-40页 |
| ·时钟校准模块 | 第40-41页 |
| ·功能设计 | 第40-41页 |
| ·测试结果 | 第41页 |
| ·编码模块 | 第41-45页 |
| ·功能设计 | 第41-44页 |
| ·仿真结果 | 第44-45页 |
| ·小结 | 第45-46页 |
| 第四章 低功耗前端设计 | 第46-57页 |
| ·三级时序门控 | 第46-49页 |
| ·全局门控 | 第46-47页 |
| ·计数器门控 | 第47页 |
| ·脉冲门控 | 第47-48页 |
| ·仿真波形的结果 | 第48-49页 |
| ·多时钟管理 | 第49-50页 |
| ·复用 | 第50页 |
| ·独热编码计数器 | 第50-51页 |
| ·选择低功耗的器件 | 第51-52页 |
| ·前端修时序 | 第52-53页 |
| ·功耗优化的结果 | 第53-56页 |
| ·工具分析功耗的方法 | 第53-54页 |
| ·功耗优化的结果 | 第54-56页 |
| ·小结 | 第56-57页 |
| 第五章 数字基带处理器的实现 | 第57-68页 |
| ·逻辑综合 | 第57-60页 |
| ·逻辑综合的流程 | 第57-59页 |
| ·逻辑综合的结果 | 第59-60页 |
| ·版图设计 | 第60-66页 |
| ·数据准备 | 第60-61页 |
| ·平面规划 | 第61-62页 |
| ·布局 | 第62-63页 |
| ·时钟树综合 | 第63-65页 |
| ·布线 | 第65-66页 |
| ·版图后的时序验证 | 第66-67页 |
| ·小结 | 第67-68页 |
| 第六章 芯片的验证测试 | 第68-76页 |
| ·功能后仿真 | 第68-69页 |
| ·FPGA验证 | 第69-71页 |
| ·验证平台 | 第69-70页 |
| ·FPGA综合的方法 | 第70页 |
| ·FPGA验证的结果 | 第70-71页 |
| ·流片后的测试 | 第71-75页 |
| ·协议一致性测试 | 第72-73页 |
| ·多标签的测试 | 第73-74页 |
| ·灵敏度测试 | 第74-75页 |
| ·小结 | 第75-76页 |
| 第七章 总结 | 第76-78页 |
| 致谢 | 第78-79页 |
| 参考文献 | 第79-82页 |
| 附录 发表论文与科研情况说明 | 第82页 |
