| 表目录 | 第1-8页 |
| 图目录 | 第8-11页 |
| 摘要 | 第11-12页 |
| Abstract | 第12-13页 |
| 第一章 绪论 | 第13-22页 |
| ·课题的研究背景 | 第13-14页 |
| ·相关研究现状 | 第14-20页 |
| ·高性能微处理器设计技术 | 第14-16页 |
| ·高性能运算器的研究 | 第16-17页 |
| ·全定制与半定制相结合设计方法 | 第17-20页 |
| ·课题的研究内容与意义 | 第20页 |
| ·论文的组织结构 | 第20-22页 |
| 第二章 DSP 内核的 RTL 级优化 | 第22-45页 |
| ·RTL 级优化技术研究 | 第22-33页 |
| ·改进的 RTL 级代码优化技术与应用 | 第23-31页 |
| ·逻辑综合优化技术 | 第31-33页 |
| ·DSP 内核功能部件的 RTL 级优化 | 第33-42页 |
| ·访存部件的 RTL 级优化 | 第33-37页 |
| ·乘法部件的 RTL 级优化 | 第37-40页 |
| ·算术移位部件的 RTL 级优化 | 第40-41页 |
| ·算术逻辑部件的 RTL 级优化 | 第41-42页 |
| ·DSP 内核一级 Cache 的 RTL 级优化 | 第42-44页 |
| ·一级数据 Cache 的 RTL 级优化 | 第42-44页 |
| ·一级指令 Cache 的 RTL 级优化 | 第44页 |
| ·本章小结 | 第44-45页 |
| 第三章 DSP 内核关键路径中的电路优化 | 第45-62页 |
| ·电路设计优化的方法 | 第45-49页 |
| ·访存部件中加法器的设计 | 第49-55页 |
| ·基于标准单元的手工半定制设计流程 | 第50页 |
| ·32 位加法器电路设计与优化 | 第50-53页 |
| ·基于标准单元的手工半定制版图设计 | 第53-54页 |
| ·加法器版图性能比较 | 第54-55页 |
| ·乘法部件中乘法器的设计 | 第55-61页 |
| ·16 位 SIMD 乘法器电路设计 | 第55-58页 |
| ·全定制与半定制相结合的版图设计 | 第58-59页 |
| ·与半定制设计的性能比较 | 第59-61页 |
| ·本章小结 | 第61-62页 |
| 第四章 YHFT-DX 内核测试芯片的实现与测试 | 第62-75页 |
| ·YHFT-DX 内核测试芯片的结构设计 | 第62-66页 |
| ·片上测试模块 | 第62-64页 |
| ·仿真调试模块 | 第64-65页 |
| ·锁相环 | 第65-66页 |
| ·内核测试芯片的物理设计 | 第66-70页 |
| ·芯片 IO PAD 分配 | 第66-67页 |
| ·模块布局 | 第67页 |
| ·芯片电源规划 | 第67-69页 |
| ·层次化设计流程 | 第69-70页 |
| ·内核测试芯片的测试 | 第70-74页 |
| ·功能及频率测试 | 第71-72页 |
| ·动态功耗测试 | 第72-74页 |
| ·本章小结 | 第74-75页 |
| 第五章 结束语 | 第75-77页 |
| ·论文总结 | 第75-76页 |
| ·工作展望 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 作者在学期间取得的学术成果 | 第81页 |