| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·综述 | 第7-11页 |
| ·数字通信系统 | 第7-8页 |
| ·信道编码 | 第8-9页 |
| ·LDPC 的发展历史 | 第9页 |
| ·LDPC 码的研究现状 | 第9-10页 |
| ·LDPC 在深空通信领域的应用 | 第10-11页 |
| ·论文内容安排 | 第11-13页 |
| 第二章 LDPC 码及其译码算法 | 第13-21页 |
| ·LDPC 码的基本理论 | 第13-14页 |
| ·QC-LDPC 码的基本概念 | 第14-16页 |
| ·QC-LDPC 码的基本概念和特点 | 第14-15页 |
| ·QC-LDPC 码的生成矩阵Gqc | 第15-16页 |
| ·和积译码算法 | 第16-19页 |
| ·最小和译码算法 | 第19页 |
| ·标准最小和译码算法(Min-sum Algorithm, MSA) | 第19页 |
| ·修正最小和译码算法(Modified Min-sum Algorithm, MMSA) | 第19页 |
| ·不同译码算法的性能比较 | 第19-20页 |
| ·本章小结 | 第20-21页 |
| 第三章 基于FPGA 的QC-LDPC 译码器码型分析 | 第21-31页 |
| ·码型分析 | 第21-23页 |
| ·校验矩阵 | 第21-22页 |
| ·生成矩阵 | 第22-23页 |
| ·基于FPGA 的QC-LDPC 译码器译码流程 | 第23-24页 |
| ·最大迭代次数 | 第24-25页 |
| ·量化方案 | 第25-26页 |
| ·QC-LDPC 译码器的硬件结构 | 第26-29页 |
| ·本章小结 | 第29-31页 |
| 第四章 QC-LDPC 译码器的FPGA 实现方案及仿真 | 第31-49页 |
| ·总体设计方案 | 第31-32页 |
| ·功能模块设计 | 第32-47页 |
| ·初始化RAM 模块 | 第32-35页 |
| ·变量节点功能单元(Variable Functional Unit - VFU) | 第35-37页 |
| ·变量节点运算单元 | 第35-36页 |
| ·地址控制模块 | 第36-37页 |
| ·校验节点功能单元(Check Functional Unit - CFU) | 第37-40页 |
| ·检验节点运算单元 | 第37-38页 |
| ·地址控制模块 | 第38-39页 |
| ·数据切换模块 | 第39-40页 |
| ·存储外信息的RAM 模块ExtRam | 第40-41页 |
| ·迭代处理模块 | 第41-42页 |
| ·译码输出模块 | 第42-43页 |
| ·总控状态机模块 | 第43-45页 |
| ·仿真波形 | 第45-47页 |
| ·本章小结 | 第47-49页 |
| 第五章 结束语 | 第49-51页 |
| 致谢 | 第51-53页 |
| 参考文献 | 第53-55页 |
