| 主要符号表 | 第1-11页 |
| 第一章 绪论 | 第11-14页 |
| ·数字集群系统的发展及现状 | 第11-12页 |
| ·技术背景 | 第12-13页 |
| ·本文研究的内容及课题来源 | 第13-14页 |
| 第二章 Golay码/卷积码原理 | 第14-25页 |
| ·概述 | 第14页 |
| ·线性分组码与Golay码原理 | 第14-17页 |
| ·循环码 | 第15-16页 |
| ·循环码的多项式表示 | 第15页 |
| ·循环码的编码 | 第15-16页 |
| ·循环码的译码 | 第16页 |
| ·BCH码 | 第16页 |
| ·Golay码 | 第16-17页 |
| ·扩展Golay码 | 第17页 |
| ·卷积码 | 第17-24页 |
| ·卷积码结构描述及编码原理 | 第18-20页 |
| ·Viterbi译码算法简述 | 第20-23页 |
| ·Viterbi译码器的实现 | 第23-24页 |
| ·小结 | 第24-25页 |
| 第三章 FPGA实现的译码方法与系统结构 | 第25-45页 |
| ·FPGA设计及选型器件 | 第25-33页 |
| ·FPGA的设计流程 | 第25-27页 |
| ·FPGA选型 | 第27-28页 |
| ·Spartan2 FPGA | 第28-32页 |
| ·结构和资源 | 第29-32页 |
| ·XC2S100TQ144 FPGA指标 | 第32页 |
| ·小结 | 第32-33页 |
| ·开发语言及工具 | 第33页 |
| ·扩展Golay码的编译码 | 第33-37页 |
| ·编码方案 | 第33-34页 |
| ·译码方案 | 第34-37页 |
| ·小结 | 第37页 |
| ·(2，1，2)卷积码的编译码 | 第37-41页 |
| ·编码 | 第37页 |
| ·Viterbi译码器的实现 | 第37-41页 |
| ·模块化设计 | 第37-39页 |
| ·对几个问题的处理 | 第39-40页 |
| ·设计结果 | 第40页 |
| ·小结 | 第40-41页 |
| ·(2,1,6)卷积码的设计 | 第41-45页 |
| ·全并行方式 | 第41-42页 |
| ·并串的译码方案 | 第42-43页 |
| ·扩展 | 第43-44页 |
| ·小结 | 第44-45页 |
| 第四章 调试、比较改进及验证模型 | 第45-59页 |
| ·调试板原理图 | 第45-46页 |
| ·扩展Golay码和PC的联调测试 | 第46-48页 |
| ·(2，1，2)卷积码译码器的简单测试 | 第48-49页 |
| ·(2，1，2)卷积码译码器的结果分析及改进 | 第49-54页 |
| ·流水线的基本概念 | 第49-50页 |
| ·流水线在Viterbi译码中的应用 | 第50-52页 |
| ·使用Viterbi译码器IP Core的结果比较 | 第52-54页 |
| ·小结 | 第54页 |
| ·(2，1，6)码的改进和比较 | 第54-55页 |
| ·功能验证模型 | 第55-59页 |
| ·Golay码的验证 | 第56-57页 |
| ·卷积码译码器的验证 | 第57-58页 |
| ·小结 | 第58-59页 |
| 第五章 总 结 | 第59-61页 |
| ·FPGA设计总结 | 第59页 |
| ·本课题完成的工作 | 第59-60页 |
| ·进一步工作 | 第60-61页 |
| 参考文献 | 第61-63页 |
| 致谢 | 第63-64页 |
| 个人简历 | 第64页 |
| 攻读硕士学位期间研究成果 | 第64-65页 |
| 附录 | 第65-70页 |
| 附录 A ISE集成开发环境 | 第65-70页 |
| A. 1 ISE特点综述 | 第65页 |
| A. 2 ISE集成的工具及其基本功能 | 第65-69页 |
| A. 3 小结 | 第69-70页 |
| 附录 B 调试板的详细原理图 | 第70页 |