基于NIOS Ⅱ多核技术的BP神经网络的硬件实现方法研究
| 中文摘要 | 第1-5页 |
| 英文摘要 | 第5-6页 |
| 目录 | 第6-8页 |
| 第一章 绪论 | 第8-14页 |
| ·引言 | 第8页 |
| ·人工神经网络硬件实现的研究现状 | 第8-12页 |
| ·基于通用处理器单元的实现方法 | 第9页 |
| ·基于VLSI技术的实现方法 | 第9-11页 |
| ·基于FPGA的神经网络硬件实现 | 第11-12页 |
| ·多核技术的发展 | 第12-13页 |
| ·课题研究意义 | 第13-14页 |
| 第二章 人工神经网络和误差反向传播算法 | 第14-19页 |
| ·人工神经网络介绍 | 第14-15页 |
| ·神经网络的结构、特点及类型 | 第14-15页 |
| ·神经网络的学习方法 | 第15页 |
| ·BP神经网络算法 | 第15-19页 |
| ·BP神经网络的基本原理 | 第16页 |
| ·BP学习算法描述 | 第16-19页 |
| 第三章 SOPC及NIOS Ⅱ软核技术 | 第19-36页 |
| ·SOPC技术 | 第19-21页 |
| ·基于FPGA嵌入IP硬核的SOPC系统 | 第19-20页 |
| ·基于FPGA嵌入IP软核的SOPC系统 | 第20页 |
| ·基于HardCopy技术的SOPC系统 | 第20-21页 |
| ·NIOS Ⅱ软核处理器 | 第21-24页 |
| ·NIOS Ⅱ CPU概述 | 第21-22页 |
| ·NIOS Ⅱ软核的基本要素 | 第22-23页 |
| ·NIOS Ⅱ处理器架构和实现 | 第23-24页 |
| ·NIOS Ⅱ的用户可见功能单元 | 第24页 |
| ·Avalon总线 | 第24-29页 |
| ·Avalon总线概述 | 第24页 |
| ·Avalon总线和传统总线的区别 | 第24-25页 |
| ·Avalon总线模块和外设 | 第25-26页 |
| ·Avalon总线传输 | 第26-29页 |
| ·NIOS Ⅱ处理器系统的外围设备 | 第29-32页 |
| ·定时器 | 第29-30页 |
| ·并行输入输出接口(PIO) | 第30-31页 |
| ·通用异步串行接口UART | 第31-32页 |
| ·NIOS Ⅱ IDE | 第32页 |
| ·NIOS多核处理器之间的通信技术 | 第32-36页 |
| ·双口RAM和PIO核的多核中断通信方案 | 第32页 |
| ·互斥硬核和共享存储的多核查询通信方案 | 第32-33页 |
| ·邮箱内核和共享存储的多核阻塞通信方案 | 第33页 |
| ·通用串行接口总线的多核通信方案 | 第33-34页 |
| ·PIO核自定义协议的多核通信方案 | 第34-36页 |
| 第四章 NIOS Ⅱ系统中BP网络的实现结构 | 第36-45页 |
| ·BP网络的功能及结构 | 第36-37页 |
| ·FPGA硬件芯片介绍 | 第37页 |
| ·NIOS Ⅱ软核配置方案 | 第37-39页 |
| ·BP网络输入层NIOS Ⅱ软核配置 | 第38页 |
| ·BP网络隐层NIOS Ⅱ软核配置 | 第38-39页 |
| ·BP网络输出层NIOS Ⅱ软核配置 | 第39页 |
| ·BP网络拟合正弦曲线的实现过程 | 第39-45页 |
| 第五章 软件的设计与实现 | 第45-46页 |
| ·软件设计思路 | 第45页 |
| ·软件设计流程 | 第45-46页 |
| 第六章 结论及展望 | 第46-49页 |
| ·系统实现结果 | 第46-47页 |
| ·结论与展望 | 第47-49页 |
| 参考文献 | 第49-53页 |
| 致谢 | 第53-54页 |
| 在学期间公开发表论文及著作情况 | 第54页 |
