| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-12页 |
| ·论文的研究背景 | 第7页 |
| ·ETC系统介绍 | 第7-10页 |
| ·系统结构 | 第7-9页 |
| ·系统实现原理 | 第9-10页 |
| ·论文研究内容及结构 | 第10-12页 |
| 2 ETC国家标准概述 | 第12-18页 |
| ·物理层 | 第12-14页 |
| ·数据链路层 | 第14-17页 |
| ·本章小结 | 第17-18页 |
| 3 HDLC的设计与实现 | 第18-49页 |
| ·HDLC简介及设计方案选择 | 第18-21页 |
| ·HDLC的产生背景 | 第18-19页 |
| ·HDLC的帧结构 | 第19-20页 |
| ·HDLC的主要实现方案及 FPGA实现的优点 | 第20-21页 |
| ·HDLC接口设计与实现 | 第21-28页 |
| ·Wishbone总线简介 | 第22页 |
| ·HDLC接口信号定义及其与 CPU的连接方式 | 第22-25页 |
| ·HDLC基于 Wishbone总线的基本操作及数据传输方式 | 第25-28页 |
| ·HDLC内部模块结构介绍 | 第28-29页 |
| ·HDLC数据缓存与寄存器组的配置及数据操作流程 | 第29-35页 |
| ·发送端配置及数据发送流程 | 第29-32页 |
| ·接收端配置及数据接收流程 | 第32-35页 |
| ·CRC的计算 | 第35-39页 |
| ·CRC原理介绍 | 第36页 |
| ·HDLC中CRC的实现方法 | 第36-39页 |
| ·HDLC异步时钟的数据同步 | 第39-43页 |
| ·亚稳态 | 第39-41页 |
| ·HDLC系统时钟域与外部时钟域的数据同步 | 第41-43页 |
| ·发送器的设计与实现 | 第43-46页 |
| ·接收器的设计与实现 | 第46-47页 |
| ·本章小结 | 第47-49页 |
| 4 FM0编解码的设计与实现 | 第49-56页 |
| ·数字通信中位同步与线路编码 | 第49-50页 |
| ·FM0码与NRZ码的转换 | 第50-51页 |
| ·FM0实现方案研究及电路设计 | 第51-55页 |
| ·FM0编解码器的实现方案论证及方案选择 | 第51-52页 |
| ·编码模块设计 | 第52-53页 |
| ·解码模块设计 | 第53-55页 |
| ·本章小结 | 第55-56页 |
| 5 基带电路智能电源管理系统设计 | 第56-64页 |
| ·OBE现有电源管理技术的缺陷 | 第56-57页 |
| ·OBE智能电源管理控制策略 | 第57-59页 |
| ·系统工作模式 | 第57页 |
| ·分级模块化策略 | 第57-58页 |
| ·分时划分策略 | 第58-59页 |
| ·硬件设计 | 第59-62页 |
| ·器件选型 | 第59-61页 |
| ·电路结构 | 第61-62页 |
| ·软件设计 | 第62-63页 |
| ·本章小结 | 第63-64页 |
| 6 硬件调试与 FPGA实际波形的侧试 | 第64-67页 |
| 结论 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-70页 |