摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
符号对照表 | 第11-12页 |
缩略语对照表 | 第12-16页 |
第一章 绪论 | 第16-24页 |
1.1 研究背景及意义 | 第16-18页 |
1.1.1 IEEE802.11n标准的QC-LDPC码 | 第16-17页 |
1.1.2 微波回程链路系统中的高码率QC-LDPC码 | 第17-18页 |
1.2 国内外研究现状 | 第18-21页 |
1.3 本文的创新成果及研究内容 | 第21-24页 |
1.3.1 本文的创新成果 | 第21-22页 |
1.3.2 本文的研究内容 | 第22-24页 |
第二章 LDPC码基础 | 第24-34页 |
2.1 LDPC码定义 | 第24-25页 |
2.1.1 生成矩阵和校验矩阵 | 第24页 |
2.1.2 LDPC码的表示方式 | 第24-25页 |
2.2 LDPC编码算法 | 第25-28页 |
2.2.1 LU编码算法 | 第25-26页 |
2.2.2 RU编码算法 | 第26-28页 |
2.3 LDPC译码算法 | 第28-33页 |
2.3.1 LLR-BP算法 | 第30页 |
2.3.2 MS算法 | 第30-31页 |
2.3.3 改进的MS算法 | 第31-32页 |
2.3.4 LDPC译码算法仿真与分析 | 第32-33页 |
2.4 本章小结 | 第33-34页 |
第三章 IEEE802.11n标准的多码率QC-LDPC编码器设计与FPGA实现 | 第34-48页 |
3.1 IEEE802.11n标准的多码率QC-LDPC码 | 第34-35页 |
3.2 适用于IEEE802.11n标准的高效编码算法 | 第35-39页 |
3.2.1 高效编码算法介绍 | 第35-38页 |
3.2.2 编码算法复杂度分析 | 第38-39页 |
3.3 两种典型的编码器结构 | 第39-41页 |
3.3.1 Cai提出的全并行编码器结构 | 第39-41页 |
3.3.2 Perez提出的串行编码器结构 | 第41页 |
3.4 本文提出的改进型编码器及FPGA实现 | 第41-46页 |
3.4.1 改进型编码器的FPGA结构框图 | 第42-43页 |
3.4.2 FPGA实现的时序分析 | 第43-45页 |
3.4.3 综合结果与吞吐率分析 | 第45-46页 |
3.5 本章小结 | 第46-48页 |
第四章 适合微波链路的高码率QC-LDPC码的构造与FPGA实现 | 第48-78页 |
4.1 高码率LDPC码设计的需求分析 | 第48-49页 |
4.2 QC-LDPC码的常用构造方法 | 第49-54页 |
4.2.1 基于PEG的QC-LDPC码构造法 | 第49-50页 |
4.2.2 基于代数的QC-LDPC码构造法 | 第50-53页 |
4.2.3 阵列QC-LDPC码构造法 | 第53-54页 |
4.3 基于阵列码构造法的高码率QC-LDPC码的生成与性能分析 | 第54-58页 |
4.3.1 高码率QC-LDPC码的构造 | 第54-55页 |
4.3.2 高码率QC-LDPC码的性能分析 | 第55-58页 |
4.4 高码率QC-LDPC编码器的设计与FPGA实现 | 第58-62页 |
4.4.1 编码算法介绍 | 第58-59页 |
4.4.2 编码器的FPGA结构框图 | 第59-61页 |
4.4.3 FPGA实现的时序分析 | 第61-62页 |
4.4.4 综合结果与吞吐率分析 | 第62页 |
4.5 高码率QC-LDPC译码器的设计与FPGA实现 | 第62-73页 |
4.5.1 译码器FPGA实现的参数选择 | 第62-64页 |
4.5.2 译码器FPGA整体结构设计 | 第64-65页 |
4.5.3 译码器主要模块介绍 | 第65-71页 |
4.5.4 译码器FPGA实现的时序分析 | 第71-72页 |
4.5.5 译码器综合结果与吞吐率分析 | 第72-73页 |
4.6 编译码器FPGA实现的综合下载测试 | 第73-76页 |
4.6.1 FPGA下载测试系统 | 第73-74页 |
4.6.2 FPGA下载测试结果 | 第74-76页 |
4.7 本章小结 | 第76-78页 |
第五章 总结与展望 | 第78-80页 |
5.1 总结 | 第78页 |
5.2 展望 | 第78-80页 |
参考文献 | 第80-86页 |
附录A | 第86-90页 |
致谢 | 第90-92页 |
作者简介 | 第92-94页 |