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多码率QC-LDPC码研究与FPGA实现

摘要第5-6页
ABSTRACT第6-7页
符号对照表第11-12页
缩略语对照表第12-16页
第一章 绪论第16-24页
    1.1 研究背景及意义第16-18页
        1.1.1 IEEE802.11n标准的QC-LDPC码第16-17页
        1.1.2 微波回程链路系统中的高码率QC-LDPC码第17-18页
    1.2 国内外研究现状第18-21页
    1.3 本文的创新成果及研究内容第21-24页
        1.3.1 本文的创新成果第21-22页
        1.3.2 本文的研究内容第22-24页
第二章 LDPC码基础第24-34页
    2.1 LDPC码定义第24-25页
        2.1.1 生成矩阵和校验矩阵第24页
        2.1.2 LDPC码的表示方式第24-25页
    2.2 LDPC编码算法第25-28页
        2.2.1 LU编码算法第25-26页
        2.2.2 RU编码算法第26-28页
    2.3 LDPC译码算法第28-33页
        2.3.1 LLR-BP算法第30页
        2.3.2 MS算法第30-31页
        2.3.3 改进的MS算法第31-32页
        2.3.4 LDPC译码算法仿真与分析第32-33页
    2.4 本章小结第33-34页
第三章 IEEE802.11n标准的多码率QC-LDPC编码器设计与FPGA实现第34-48页
    3.1 IEEE802.11n标准的多码率QC-LDPC码第34-35页
    3.2 适用于IEEE802.11n标准的高效编码算法第35-39页
        3.2.1 高效编码算法介绍第35-38页
        3.2.2 编码算法复杂度分析第38-39页
    3.3 两种典型的编码器结构第39-41页
        3.3.1 Cai提出的全并行编码器结构第39-41页
        3.3.2 Perez提出的串行编码器结构第41页
    3.4 本文提出的改进型编码器及FPGA实现第41-46页
        3.4.1 改进型编码器的FPGA结构框图第42-43页
        3.4.2 FPGA实现的时序分析第43-45页
        3.4.3 综合结果与吞吐率分析第45-46页
    3.5 本章小结第46-48页
第四章 适合微波链路的高码率QC-LDPC码的构造与FPGA实现第48-78页
    4.1 高码率LDPC码设计的需求分析第48-49页
    4.2 QC-LDPC码的常用构造方法第49-54页
        4.2.1 基于PEG的QC-LDPC码构造法第49-50页
        4.2.2 基于代数的QC-LDPC码构造法第50-53页
        4.2.3 阵列QC-LDPC码构造法第53-54页
    4.3 基于阵列码构造法的高码率QC-LDPC码的生成与性能分析第54-58页
        4.3.1 高码率QC-LDPC码的构造第54-55页
        4.3.2 高码率QC-LDPC码的性能分析第55-58页
    4.4 高码率QC-LDPC编码器的设计与FPGA实现第58-62页
        4.4.1 编码算法介绍第58-59页
        4.4.2 编码器的FPGA结构框图第59-61页
        4.4.3 FPGA实现的时序分析第61-62页
        4.4.4 综合结果与吞吐率分析第62页
    4.5 高码率QC-LDPC译码器的设计与FPGA实现第62-73页
        4.5.1 译码器FPGA实现的参数选择第62-64页
        4.5.2 译码器FPGA整体结构设计第64-65页
        4.5.3 译码器主要模块介绍第65-71页
        4.5.4 译码器FPGA实现的时序分析第71-72页
        4.5.5 译码器综合结果与吞吐率分析第72-73页
    4.6 编译码器FPGA实现的综合下载测试第73-76页
        4.6.1 FPGA下载测试系统第73-74页
        4.6.2 FPGA下载测试结果第74-76页
    4.7 本章小结第76-78页
第五章 总结与展望第78-80页
    5.1 总结第78页
    5.2 展望第78-80页
参考文献第80-86页
附录A第86-90页
致谢第90-92页
作者简介第92-94页

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