| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景与意义 | 第15-16页 |
| 1.2 数字信道化技术的发展现状 | 第16-17页 |
| 1.3 论文的主要内容和结构安排 | 第17-19页 |
| 第二章 数字信道化器的相关理论 | 第19-31页 |
| 2.1 柔性转发器的基本原理与应用 | 第19-21页 |
| 2.2 数字信道化器的概述 | 第21-26页 |
| 2.2.1 现有的数字信道化方法 | 第21页 |
| 2.2.2 数字信道化器的实现结构 | 第21-24页 |
| 2.2.3 M通道滤波器组 | 第24-26页 |
| 2.3 频域滤波的基本原理与常规FPGA设计方案 | 第26-29页 |
| 2.3.1 频域滤波法的基本原理 | 第26-28页 |
| 2.3.2 频域滤波的FPGA设计方案 | 第28-29页 |
| 2.4 本章小结 | 第29-31页 |
| 第三章 数字信道化器的结构改进与仿真 | 第31-51页 |
| 3.1 数字信道化器的参数设定及结构改进 | 第31-36页 |
| 3.1.1 参数设定 | 第31-33页 |
| 3.1.2 改进的实现结构 | 第33-36页 |
| 3.2 原型滤波器的设计及其性能 | 第36-40页 |
| 3.2.1 设计步骤 | 第36-38页 |
| 3.2.2 性能分析 | 第38-40页 |
| 3.3 数字信道化器的性能仿真及分析 | 第40-48页 |
| 3.3.1 不同调制方式下数字信道化器的误比特性能 | 第40-45页 |
| 3.3.2 FFT运算点数的选择对性能的影响 | 第45-46页 |
| 3.3.3 信道泄漏对性能的影响 | 第46-48页 |
| 3.4 信号量化对性能的影响 | 第48-49页 |
| 3.5 本章小结 | 第49-51页 |
| 第四章 系统各个模块的FPGA设计 | 第51-67页 |
| 4.1 数字信道化模块 | 第51-57页 |
| 4.1.1 时钟控制模块 | 第52-53页 |
| 4.1.2 数据分段与补零模块 | 第53-54页 |
| 4.1.3 快速傅里叶变换模块 | 第54-56页 |
| 4.1.4 复数乘法器模块 | 第56-57页 |
| 4.2 高速串行接口模块 | 第57-59页 |
| 4.2.1 高速串行接口模块的参数 | 第57-58页 |
| 4.2.2 高速串行接口的发送模块 | 第58-59页 |
| 4.2.3 高速串行接口的接收模块 | 第59页 |
| 4.3 电路交换与增益控制模块 | 第59-65页 |
| 4.3.1 复用模块 | 第60-62页 |
| 4.3.2 时间交换器模块 | 第62-63页 |
| 4.3.3 增益控制模块 | 第63-64页 |
| 4.3.4 解复用模块 | 第64-65页 |
| 4.4 本章小结 | 第65-67页 |
| 第五章 总结与展望 | 第67-69页 |
| 参考文献 | 第69-73页 |
| 致谢 | 第73-75页 |
| 作者简介 | 第75-76页 |