| 摘要 | 第5-7页 |
| ABSTRACT | 第7-9页 |
| 缩略语对照 | 第16-17页 |
| 第一章 绪论 | 第17-27页 |
| 1.1 课题的研究背景 | 第17-20页 |
| 1.2 课题的研究内容与创新点 | 第20-23页 |
| 1.3 本章结构与安排 | 第23-24页 |
| 参考文献 | 第24-27页 |
| 第二章 闪存芯片的损耗产生机理与提高使用寿命的方法 | 第27-43页 |
| 2.1 引言 | 第27页 |
| 2.2 闪存的基本组成 | 第27-30页 |
| 2.3 基本单元损耗与对使用寿命的影响 | 第30-31页 |
| 2.4 写放大现象及对闪存使用寿命的影响 | 第31-32页 |
| 2.5 提高闪存使用寿命的方法 | 第32-38页 |
| 2.5.1 数据压缩方法 | 第32-33页 |
| 2.5.2 减少写放大方法 | 第33-34页 |
| 2.5.3 均衡擦写方法 | 第34-36页 |
| 2.5.4 纠错编码方法 | 第36-38页 |
| 本章小结 | 第38-39页 |
| 参考文献 | 第39-43页 |
| 第三章 基于页内无损压缩及位置变换的存储方法 | 第43-69页 |
| 3.1 引言 | 第43-44页 |
| 3.2 存储单元数据内容依赖的损耗特点 | 第44-45页 |
| 3.3 页内无损压缩存储方法 | 第45-47页 |
| 3.3.1 页内无损压缩存储方法 | 第45-47页 |
| 3.4 存储单元平均损耗模型 | 第47-52页 |
| 3.4.1 数据内容损耗因子 | 第47-48页 |
| 3.4.2 存储单元平均损耗数学模型 | 第48-52页 |
| 3.5 闪存芯片使用寿命模型 | 第52-57页 |
| 3.5.1 擦写均衡存储：存储芯片使用寿命下限 | 第52-54页 |
| 3.5.2 错误率均衡存储：存储芯片使用寿命上限 | 第54-57页 |
| 3.6 压缩数据位置变换的存储方法 | 第57-60页 |
| 3.6.1 低层页优先的位置变换 | 第57-58页 |
| 3.6.2 页间不交叠的位置变换 | 第58-60页 |
| 3.7 实验结果与分析 | 第60-67页 |
| 3.7.1 闪存芯片损耗因子与错误率因子测试 | 第60-61页 |
| 3.7.2 闪存芯片使用寿命的理论极限与仿真结果 | 第61-65页 |
| 3.7.3 无损压缩器/解压缩器的资源开销 | 第65-66页 |
| 3.7.4 读写延时的影响 | 第66-67页 |
| 本章小结 | 第67-68页 |
| 参考文献 | 第68-69页 |
| 第四章 基于损耗感知编码的存储方法 | 第69-97页 |
| 4.1 引言 | 第69-70页 |
| 4.2 闪存基本单元最优损耗模型 | 第70-75页 |
| 4.2.1 数学模型的建立 | 第70-72页 |
| 4.2.2 存储单元平均损耗降低的理论下限 | 第72-75页 |
| 4.3 基于损耗感知编码的存储方法 | 第75-81页 |
| 4.3.1 一个例子的启示 | 第76-78页 |
| 4.3.2 损耗感知编译码算法 | 第78-81页 |
| 4.4 加权损耗感知编译码算法 | 第81-84页 |
| 4.5 损耗感知编译码算法的电路实现 | 第84-88页 |
| 4.5.1 编码器电路结构设计 | 第84-85页 |
| 4.5.2 译码器电路结构设计 | 第85-88页 |
| 4.6 实验结果与分析 | 第88-94页 |
| 4.6.2 闪存单元平均损耗的改善 | 第89-92页 |
| 4.6.3 实现损耗感知编译的资源消耗 | 第92-93页 |
| 4.6.4 损耗感知编译码对闪存读写延时的影响 | 第93-94页 |
| 本章小结 | 第94-95页 |
| 参考文献 | 第95-97页 |
| 第五章 基于部分级联编码的存储方法 | 第97-113页 |
| 5.1 引言 | 第97页 |
| 5.2 页间均衡纠错编码存储 | 第97-99页 |
| 5.3 基于部分级联编码的存储方法 | 第99-103页 |
| 5.4 实验设计与结果分析 | 第103-111页 |
| 5.4.1 纠错码码率的选择 | 第104-105页 |
| 5.4.2 存储器使用寿命的提高与资源开销 | 第105-109页 |
| 5.4.3 对存储系统读写延时的影响 | 第109-111页 |
| 本章小结 | 第111-112页 |
| 参考文献 | 第112-113页 |
| 第六章 闪存中码率兼容的高速LDPC码译码器的研究与实现 | 第113-141页 |
| 6.1 引言 | 第113页 |
| 6.2 LDPC码的构造与编码 | 第113-116页 |
| 6.2.1 LDPC码的代数描述 | 第113-114页 |
| 6.2.2 LDPC码的校验矩阵 | 第114-115页 |
| 6.2.3 QC-LDPC码的编码 | 第115-116页 |
| 6.3 LDPC码译码算法 | 第116-122页 |
| 6.3.1 置信传播译码 | 第116-118页 |
| 6.3.2 对数域和积译码算法 | 第118-119页 |
| 6.3.3 最小和译码算法 | 第119-120页 |
| 6.3.4 分层迭代译码算法 | 第120-122页 |
| 6.4 闪存对LDPC译码器的要求 | 第122-124页 |
| 6.5 码率兼容的高速LDPC译码器实现结构 | 第124-127页 |
| 6.5.1 实现码率兼容的高速LDPC译码 | 第124-125页 |
| 6.5.2 信息传递重排的分层译码算法 | 第125-127页 |
| 6.6 MRLD译码器电路结构 | 第127-133页 |
| 6.6.1 信息处理模块结构 | 第128-130页 |
| 6.6.2 缓存模块的组成结构 | 第130-133页 |
| 6.7 MRLD译码器实现结果与分析 | 第133-137页 |
| 6.7.1 译码器的VLSI电路实现 | 第133-136页 |
| 6.7.2 译码器的ASIC实现结果与比较 | 第136-137页 |
| 本章小结 | 第137-138页 |
| 参考文献 | 第138-141页 |
| 第七章 全文总结 | 第141-145页 |
| 7.1 本论文的工作总结 | 第141-142页 |
| 7.2 进一步的研究工作与展望 | 第142-145页 |
| 攻读博士期间取得的学术成果 | 第145-147页 |
| 致谢 | 第147-148页 |
| 附件 | 第148页 |