高精度SAR ADC自校准技术研究与关键电路设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第8-16页 |
| 1.1 研究背景及意义 | 第8-15页 |
| 1.1.1 几种常用ADC简介 | 第8-12页 |
| 1.1.2 几种常用ADC比较 | 第12-13页 |
| 1.1.3 选题意义 | 第13-15页 |
| 1.2 研究工作的主要内容 | 第15页 |
| 1.3 论文结构安排 | 第15-16页 |
| 第二章 逐次逼近型ADC简介 | 第16-23页 |
| 2.1 逐次逼近型ADC典型结构 | 第16-18页 |
| 2.1.1 电压定标型SAR ADC | 第16-17页 |
| 2.1.2 电流定标型SAR ADC | 第17-18页 |
| 2.1.3 电荷定标型SAR ADC | 第18页 |
| 2.2 限制SAR ADC精度提高的因素 | 第18-22页 |
| 2.2.1 寄生效应的影响 | 第19页 |
| 2.2.2 失配误差的影响 | 第19-22页 |
| 2.3 带校准SAR ADC结构 | 第22-23页 |
| 第三章 主DAC电容阵列研究与设计 | 第23-35页 |
| 3.1 全二进制加权主DAC阵列 | 第23-24页 |
| 3.2 两段式主DAC阵列 | 第24-27页 |
| 3.2.1 全阵列采样的两段式DAC | 第24-26页 |
| 3.2.2 仅高段阵列采样的两段式DAC | 第26-27页 |
| 3.3 三段式主DAC阵列 | 第27-29页 |
| 3.4 主DAC电容中开关的设计 | 第29-35页 |
| 3.4.1 沟道电荷注入效应 | 第29-31页 |
| 3.4.2 时钟馈通效应 | 第31-32页 |
| 3.4.3 DAC开关设计 | 第32-35页 |
| 第四章 主DAC电容失配自校准算法设计 | 第35-45页 |
| 4.1 获取校准码（GCC）阶段 | 第36-42页 |
| 4.1.1 获取失配电压 | 第36-38页 |
| 4.1.2 获取失配码 | 第38页 |
| 4.1.3 获取校准码 | 第38-42页 |
| 4.2 采样保持（S&H）阶段 | 第42-43页 |
| 4.3 校准转换（C&C）阶段 | 第43-44页 |
| 4.4 数字算法的电路实现 | 第44-45页 |
| 第五章 多重子阵列的校准DAC设计 | 第45-50页 |
| 5.1 单个 8-bit校准DAC结构 | 第45-46页 |
| 5.2 多重子校准DAC结构 | 第46-50页 |
| 第六章 整体版图设计 | 第50-59页 |
| 6.1 主DAC版图设计 | 第50-56页 |
| 6.1.1 电容布局布线 | 第50-51页 |
| 6.1.2 进一步优化版图 | 第51-56页 |
| 6.2 整体ADC版图的优化 | 第56-59页 |
| 第七章 带自校准SAR ADC的仿真结果 | 第59-67页 |
| 7.1 ADC功能仿真 | 第59-62页 |
| 7.2 ADC性能仿真 | 第62-67页 |
| 第八章 总结与展望 | 第67-68页 |
| 8.1 总结 | 第67页 |
| 8.2 展望 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 发表论文和参加科研情况说明 | 第71-72页 |
| 致谢 | 第72-73页 |
