FPGA静态时序分析的研究与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题研究背景 | 第9-10页 |
| 1.2 课题的选题目的与意义 | 第10-11页 |
| 1.2.1 选题目的 | 第10页 |
| 1.2.2 选题意义 | 第10-11页 |
| 1.3 国内外研究现状 | 第11-12页 |
| 1.4 主要研究工作 | 第12-13页 |
| 第2章 FPGA的基本结构及设计流程 | 第13-21页 |
| 2.1 FPGA的基本种类 | 第13页 |
| 2.2 FPGA的基本结构 | 第13-18页 |
| 2.2.1 可配置逻辑模块（CLB） | 第14-15页 |
| 2.2.2 可配置输入输出模块（IOB） | 第15-16页 |
| 2.2.3 可编程互连线资源 | 第16-17页 |
| 2.2.4 可配置存储模块（BRAM） | 第17-18页 |
| 2.3 FPGA CAD软件设计流程 | 第18-20页 |
| 2.3.1 逻辑综合 | 第18页 |
| 2.3.2 工艺映射 | 第18-19页 |
| 2.3.3 布局 | 第19页 |
| 2.3.4 布线 | 第19页 |
| 2.3.5 时序分析 | 第19-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第3章 时序分析及时序约束的设计 | 第21-34页 |
| 3.1 时序分析 | 第21-23页 |
| 3.1.1 时序分析种类 | 第21-22页 |
| 3.1.2 静态时序分析中基本概念 | 第22-23页 |
| 3.2 FPGA静态时序分析 | 第23-25页 |
| 3.2.1 布局布线前的时序验证 | 第24页 |
| 3.2.2 布局布线后的时序验证 | 第24-25页 |
| 3.3 FPGA时序约束的设计 | 第25-33页 |
| 3.3.1 时钟约束命令 | 第25-29页 |
| 3.3.2 IO时序约束命令 | 第29-31页 |
| 3.3.3 Exception约束命令 | 第31-33页 |
| 3.5 本章小结 | 第33-34页 |
| 第4章 时序模型的设计 | 第34-55页 |
| 4.1 时序模型简介 | 第34页 |
| 4.2 Cell单元模型的设计 | 第34-44页 |
| 4.2.1 Cell单元建模方法 | 第34-36页 |
| 4.2.2 Cell单元的分类 | 第36-38页 |
| 4.2.3 Cell单元参数提取 | 第38-44页 |
| 4.3 互连线模型的设计 | 第44-51页 |
| 4.3.1 互连线建模原理 | 第44-47页 |
| 4.3.2 互连线模型划分 | 第47-48页 |
| 4.3.3 互连线时序参数提取过程 | 第48-51页 |
| 4.4 软件实现结果及分析 | 第51-54页 |
| 4.5 本章小结 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-60页 |
| 致谢 | 第60页 |
