| 中文摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 CPU发展现状及发展趋势 | 第10-13页 |
| 1.1.1 CPU国内研究现状 | 第10-11页 |
| 1.1.2 CPU国外研究现状 | 第11-13页 |
| 1.2 运算器研究现状及发展趋势 | 第13-14页 |
| 1.2.1 运算器研究现状 | 第13页 |
| 1.2.2 加法器研究现状 | 第13-14页 |
| 1.2.3 乘法器研究现状 | 第14页 |
| 1.3 课题研究的目的与研究意义 | 第14-15页 |
| 1.4 论文主要内容与安排 | 第15-17页 |
| 第2章 RISC-V体系结构研究 | 第17-24页 |
| 2.1 RISC-V简介 | 第17页 |
| 2.2 RISC-V指令集架构简介 | 第17-21页 |
| 2.2.1 基本整数指令集 | 第17-18页 |
| 2.2.2 指令格式 | 第18页 |
| 2.2.3 运算指令集 | 第18-21页 |
| 2.3 运算模块RISC-V指令集介绍 | 第21-22页 |
| 2.3.1 乘法器操作指令介绍 | 第21页 |
| 2.3.2 除法器操作指令介绍 | 第21-22页 |
| 2.4 RISC-V拓展指令集RV32E的介绍 | 第22-23页 |
| 2.4.1 RV32E的编程拓展模型 | 第22-23页 |
| 2.4.2 RV32E拓展指令集的介绍 | 第23页 |
| 2.5 本章小结 | 第23-24页 |
| 第3章 RISC-V指令集运算模块的结构设计 | 第24-39页 |
| 3.1 RISC-V指令集运算器结构设计 | 第24页 |
| 3.2 桶式移位器设计 | 第24-27页 |
| 3.2.1 全译码方案设计 | 第25-26页 |
| 3.2.2 部分译码方案设计 | 第26页 |
| 3.2.3 桶式移位器结果验证和仿真 | 第26-27页 |
| 3.3 算数逻辑单元设计 | 第27-31页 |
| 3.3.1 资源共享 | 第27页 |
| 3.3.2 基于资源共享的算术逻辑单元设计 | 第27-28页 |
| 3.3.3 加法器设计 | 第28-30页 |
| 3.3.4 算术逻辑单元的综合结果和仿真 | 第30-31页 |
| 3.4 乘法器设计 | 第31-36页 |
| 3.4.1 串行累加阵列乘法器设计 | 第31-33页 |
| 3.4.2 串行累加阵列乘法器的仿真 | 第33页 |
| 3.4.3 布斯阵列乘法器设计 | 第33-35页 |
| 3.4.4 两种乘法器的综合比较 | 第35-36页 |
| 3.5 运算模块的测试结果 | 第36-38页 |
| 3.6 本章小结 | 第38-39页 |
| 第4章 RISC-V运算模块的流水线设计 | 第39-47页 |
| 4.1 流水线CPU的总体设计思路 | 第39-40页 |
| 4.2 流水线CPU的阶段设计 | 第40-44页 |
| 4.2.1 流水线CPU取指令阶段(IF)的设计 | 第40-41页 |
| 4.2.2 流水线CPU指令译码阶段(ID)的设计 | 第41-42页 |
| 4.2.3 流水线CPU指令执行阶段(EXE)的设计 | 第42-43页 |
| 4.2.4 流水线CPU访问存储器阶段(MEM)的设计 | 第43页 |
| 4.2.5 流水线写回(WB)的设计 | 第43-44页 |
| 4.3 流水线的总成 | 第44-45页 |
| 4.4 流水线CPU的时序仿真 | 第45-46页 |
| 4.5 本章小结 | 第46-47页 |
| 第5章 RISC-V指令集的验证与性能研究 | 第47-52页 |
| 5.1 RISC-V编译环境的建立 | 第47-48页 |
| 5.1.1 GNU的安装与设置 | 第47-48页 |
| 5.1.2 GNUBinutils工具集的使用 | 第48页 |
| 5.2 RISC-V指令集的实现与验证 | 第48-50页 |
| 5.2.1 逻辑指令的功能验证 | 第48-49页 |
| 5.2.2 移位指令的功能验证 | 第49页 |
| 5.2.3 算术指令的功能验证 | 第49-50页 |
| 5.3 RISC-V运算模块性能分析 | 第50页 |
| 5.4 本章小结 | 第50-52页 |
| 结论 | 第52-53页 |
| 参考文献 | 第53-58页 |
| 附录1.RISC-V微处理器的模块连接示意图 | 第58-59页 |
| 附录2.RISC-V微处理器的RTL视图 | 第59-60页 |
| 攻读硕士学位期间发表的学术论文 | 第60-61页 |
| 致谢 | 第61页 |
