面向高速采集与实时存储的无损压缩编码设计与实现
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景和研究意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 本文章节的主要内容 | 第13-15页 |
| 第二章 无损压缩编码算法的选择和改进 | 第15-27页 |
| 2.1 衡量压缩编码算法的性能指标 | 第15页 |
| 2.2 常用压缩编码算法综述 | 第15-21页 |
| 2.2.1 霍夫曼编码 | 第15-17页 |
| 2.2.2 算术编码 | 第17-18页 |
| 2.2.3 LZW压缩编码算法 | 第18-21页 |
| 2.3 压缩算法的选择和改进 | 第21-26页 |
| 2.3.1 哈希函数的构造 | 第21-23页 |
| 2.3.2 并行字典改进 | 第23-24页 |
| 2.3.3 改进型压缩编码算法的描述 | 第24-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 基于FPGA的压缩编码算法实现 | 第27-43页 |
| 3.1 改进型压缩编码算法的总体设计 | 第27-30页 |
| 3.2 压缩编码算法中关键模块设计 | 第30-36页 |
| 3.2.1 哈希模块设计 | 第30-31页 |
| 3.2.2 并行字典模块设计 | 第31-33页 |
| 3.2.3 数据输出逻辑设计 | 第33-34页 |
| 3.2.4 压缩算法控制状态机设计 | 第34-36页 |
| 3.3 压缩算法数据路径 | 第36-39页 |
| 3.3.1 输入输出缓存实现 | 第37-38页 |
| 3.3.2 码字缓存实现 | 第38页 |
| 3.3.3 字典缓存实现 | 第38-39页 |
| 3.4 数据通信串口设计 | 第39-42页 |
| 3.4.1 串口数据接收逻辑设计 | 第39-41页 |
| 3.4.2 串口数据发送逻辑设计 | 第41-42页 |
| 3.4.3 串口波特率生成设计 | 第42页 |
| 3.5 本章小结 | 第42-43页 |
| 第四章 仿真与测试验证 | 第43-54页 |
| 4.1 软件仿真模型的建立 | 第43-45页 |
| 4.1.1 建立基于Verilog的测试框架 | 第43-44页 |
| 4.1.2 算法测试软件的编写 | 第44-45页 |
| 4.2 算法的实现结果与功能验证 | 第45-49页 |
| 4.2.1 算法占用资源 | 第45-46页 |
| 4.2.2 压缩编码算法时序分析 | 第46-48页 |
| 4.2.3 综合后的顶层逻辑视图 | 第48页 |
| 4.2.4 编写测试向量对算法进行验证 | 第48-49页 |
| 4.3 硬件测试平台搭建 | 第49-51页 |
| 4.3.1 建立基于FPGA的硬件电路 | 第49-50页 |
| 4.3.2 串口收发软件的编写 | 第50-51页 |
| 4.4 算法性能测试与比较 | 第51-53页 |
| 4.4.1 不同文件压缩比分析 | 第51-52页 |
| 4.4.2 实时压缩速度分析 | 第52-53页 |
| 4.4.3 压缩能力和其他硬件对比 | 第53页 |
| 4.5 本章小结 | 第53-54页 |
| 第五章 总结与展望 | 第54-56页 |
| 5.1 总结 | 第54-55页 |
| 5.2 展望 | 第55-56页 |
| 致谢 | 第56-57页 |
| 参考文献 | 第57-60页 |
| 作者在学期间取得的学术成果 | 第60-61页 |
| 附录A PC算法测试软件代码 | 第61-68页 |
