基于PowerPC架构X型微处理器浮点单元的分析与验证
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题背景与意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 研究内容与设计要求 | 第11-12页 |
| 1.3.1 研究内容 | 第11页 |
| 1.3.2 设计要求 | 第11-12页 |
| 1.4 论文组织 | 第12-13页 |
| 第2章 验证方法与技术介绍 | 第13-23页 |
| 2.1 验证概述 | 第13-14页 |
| 2.1.1 什么是验证 | 第13页 |
| 2.1.2 测试平台 | 第13-14页 |
| 2.2 验证方法与技术 | 第14-21页 |
| 2.2.1 验证种类划分 | 第14-15页 |
| 2.2.2 验证方法 | 第15-17页 |
| 2.2.3 功能验证技术 | 第17-19页 |
| 2.2.4 功能验证流程 | 第19-21页 |
| 2.3 本章小结 | 第21-23页 |
| 第3章 FPU乘阶段的算法分析 | 第23-35页 |
| 3.1 IEEE-754浮点标准 | 第23-27页 |
| 3.1.1 基本定义 | 第23页 |
| 3.1.2 浮点操作数表示格式 | 第23-26页 |
| 3.1.3 浮点操作和舍入模式 | 第26页 |
| 3.1.4 浮点异常 | 第26-27页 |
| 3.2 编码算法的分析 | 第27-30页 |
| 3.2.1 Add-and-shift算法 | 第28页 |
| 3.2.2 Booth算法 | 第28-29页 |
| 3.2.3 改进的Booth算法 | 第29-30页 |
| 3.3 尾数部分积的产生 | 第30-33页 |
| 3.3.1 尾数编码 | 第30-31页 |
| 3.3.2 尾数部分积的产生 | 第31-33页 |
| 3.4 本章小结 | 第33-35页 |
| 第4章 FPU数据通路的分析 | 第35-53页 |
| 4.1 部分积压缩电路分析 | 第35-40页 |
| 4.1.1 压缩电路结构介绍 | 第36-38页 |
| 4.1.2 压缩方案的分析 | 第38-39页 |
| 4.1.3 压缩结果处理 | 第39-40页 |
| 4.2 对阶移位的分析 | 第40-42页 |
| 4.2.1 传统的对阶移位 | 第40-41页 |
| 4.2.2 改进的对阶移位分析 | 第41-42页 |
| 4.3 加法电路的分析 | 第42-46页 |
| 4.3.1 加法器介绍 | 第42-45页 |
| 4.3.2 加法电路的分析 | 第45-46页 |
| 4.4 前导零预测与数据规格化的分析 | 第46-50页 |
| 4.4.1 符号探测器 | 第46-47页 |
| 4.4.2 前导零预测的分析 | 第47-49页 |
| 4.4.3 数据规格化移位的分析 | 第49-50页 |
| 4.5 数据舍入的分析 | 第50-51页 |
| 4.6 本章小结 | 第51-53页 |
| 第5章 验证平台搭建与FPU功能验证 | 第53-71页 |
| 5.1 验证方案制定与平台搭建 | 第53-57页 |
| 5.1.1 验证方案制定 | 第53-54页 |
| 5.1.2 验证平台搭建 | 第54-57页 |
| 5.2 FPU的功能仿真验证 | 第57-65页 |
| 5.2.1 测试用例 | 第58页 |
| 5.2.2 IEEE-754浮点标准操作验证 | 第58-62页 |
| 5.2.3 浮点异常操作验证 | 第62-65页 |
| 5.3 FPU的后仿真验证 | 第65-69页 |
| 5.3.1 FPU后仿真步骤 | 第65-66页 |
| 5.3.2 FPU后仿真验证 | 第66-69页 |
| 5.3.3 设计要求与前后仿真结果对照表 | 第69页 |
| 5.4 本章小结 | 第69-71页 |
| 第6章 总结与展望 | 第71-73页 |
| 6.1 工作总结 | 第71页 |
| 6.2 工作展望 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 致谢 | 第77-79页 |
| 攻读硕士学位期间发表的论文 | 第79页 |
