| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-7页 |
| 第一章 绪论 | 第7-13页 |
| ·数字通信系统及信道编码发展历程 | 第7-9页 |
| ·多码率 LDPC 码的发展 | 第9-10页 |
| ·论文主要研究内容和章节安排 | 第10-13页 |
| 第二章 恒定码长多码率 QC-LDPC 码构造 | 第13-31页 |
| ·LDPC 码基本概念及相关定义 | 第13-15页 |
| ·矩阵表示 | 第13页 |
| ·Tanner 图表示 | 第13-15页 |
| ·LDPC 码的分类及构造 | 第15-18页 |
| ·LDPC 码的分类 | 第15-16页 |
| ·基于循环置换矩阵的构造方法 | 第16-17页 |
| ·掩模操作 | 第17-18页 |
| ·LDPC 码编码原理及译码算法 | 第18-21页 |
| ·LDPC 码生成矩阵计算及编码原理 | 第18-20页 |
| ·和积译码算法 | 第20-21页 |
| ·基于割圆陪集及循环置换矩阵构造的 QC-LDPC 码 | 第21-24页 |
| ·割圆陪集 | 第21-22页 |
| ·基于割圆陪集构造的 1/2 码率(1164,582)QC-LDPC 码 | 第22-24页 |
| ·基于行合并法的恒定码长多码率 QC-LDPC 码构造 | 第24-29页 |
| ·行合并码 | 第24-25页 |
| ·通过行合并得到 3/4 和 5/6 高码率 LDPC 码 | 第25-27页 |
| ·性能仿真及分析 | 第27-29页 |
| ·本章小结 | 第29-31页 |
| 第三章 多码率 LDPC 码编码器设计及 FPGA 实现 | 第31-45页 |
| ·多码率 QC-LDPC 编码器总体设计 | 第31-32页 |
| ·编码器各模块设计及实现 | 第32-37页 |
| ·码率控制模块 | 第32-33页 |
| ·整体时钟模块 | 第33-34页 |
| ·输入缓存模块 | 第34页 |
| ·生成矩阵存储模块 | 第34-35页 |
| ·校验位计算模块 | 第35-36页 |
| ·控制模块 | 第36-37页 |
| ·输出缓存模块 | 第37页 |
| ·多码率编码器各主要阶段仿真验证 | 第37-41页 |
| ·时钟模块 | 第37-38页 |
| ·可变码率编码器总时序 | 第38页 |
| ·输入缓存模块仿真结果 | 第38-39页 |
| ·校验位计算模块仿真结果 | 第39-40页 |
| ·控制模块仿真结果 | 第40页 |
| ·输出缓存模块仿真结果 | 第40-41页 |
| ·多码率编码器性能评估 | 第41-43页 |
| ·单码率编码器与多码率编码器资源占用情况对比 | 第41页 |
| ·多码率 LDPC 码编码器的吞吐率 | 第41-43页 |
| ·本章小结 | 第43-45页 |
| 第四章 多码率 LDPC 码译码器设计及 FPGA 实现 | 第45-63页 |
| ·多码率 QC-LDPC 译码器总体设计 | 第45-50页 |
| ·译码器总体设计 | 第45-46页 |
| ·量化方案设计 | 第46-49页 |
| ·存储单元方案设计 | 第49-50页 |
| ·译码器关键模块设计及实现 | 第50-55页 |
| ·整体时钟模块 | 第50-51页 |
| ·初始化信息计算模块 | 第51页 |
| ·初始化信息缓存 RAM 模块 | 第51-52页 |
| ·VNU 模块 | 第52-53页 |
| ·CNU 模块 | 第53-54页 |
| ·总控制模块 | 第54-55页 |
| ·多码率译码器各主要阶段仿真验证 | 第55-60页 |
| ·多码率译码器总时序 | 第55-56页 |
| ·编码及加噪后的量化数据输出 | 第56页 |
| ·初始化信息计算模块输出 | 第56页 |
| ·RAM 的初始化及 VNU 模块 | 第56-58页 |
| ·CNU 模块 | 第58-59页 |
| ·总控制模块 | 第59页 |
| ·编译码器联合测试结果 | 第59-60页 |
| ·多码率译码器性能评估 | 第60-61页 |
| ·本章小结 | 第61-63页 |
| 结束语 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-68页 |
