SM8260应用验证硬件平台设计与实现
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-12页 |
| ·引言 | 第7页 |
| ·选题背景 | 第7-10页 |
| ·CPU验证介绍及国内外研究现状 | 第8-10页 |
| ·研究内容与创新点 | 第10页 |
| ·论文结构 | 第10-12页 |
| 第二章 SM8260 CPU体系结构介绍 | 第12-19页 |
| ·G2核 | 第13-15页 |
| ·系统接口单元(SIU) | 第15-16页 |
| ·通信处理模块(CPM) | 第16-19页 |
| 第三章 SM8260应用验证硬件平台设计 | 第19-51页 |
| ·SM8260基本系统设计 | 第19-27页 |
| ·二级缓存设计 | 第27-31页 |
| ·回写模式 | 第28页 |
| ·写通模式 | 第28-30页 |
| ·错误检查和纠正/奇偶校验模式 | 第30页 |
| ·二级缓存的信号处理 | 第30-31页 |
| ·CPM的各种通信控制器接口设计 | 第31-38页 |
| ·FCC1 ATM接口设计 | 第31-33页 |
| ·FCC3 MII接口设计 | 第33-35页 |
| ·MCC2 TDMD2接口设计 | 第35-36页 |
| ·MCC1 TDMB1接口设计 | 第36页 |
| ·SMC2、SCC1 UART接口设计 | 第36页 |
| ·SCC4Ethernet接口设计 | 第36-37页 |
| ·I/O相关设计 | 第37-38页 |
| ·FPAG设计 | 第38-48页 |
| ·FPGA介绍 | 第38-40页 |
| ·资源分配 | 第40-42页 |
| ·复位逻辑 | 第42页 |
| ·总线缓冲和译码 | 第42-43页 |
| ·波特率产生器 | 第43页 |
| ·时钟分频和分配 | 第43-44页 |
| ·I~2C接口设计 | 第44-46页 |
| ·SPI/EEPROM | 第46-47页 |
| ·冲突端口部分设计 | 第47-48页 |
| ·高速PCB布线及硬件调试 | 第48-51页 |
| ·元器件的布局 | 第48-49页 |
| ·布线 | 第49-50页 |
| ·硬件调试 | 第50-51页 |
| 第四章 SM8260 Cache性能测试分析 | 第51-57页 |
| ·Cache初始化 | 第51-55页 |
| ·Cache性能测试结果分析 | 第55-57页 |
| 第五章 总结与展望 | 第57-59页 |
| ·工作总结 | 第57-58页 |
| ·研究展望 | 第58-59页 |
| 参考文献 | 第59-63页 |
| 附录 硬件成品图 | 第63-64页 |
| 致谢 | 第64-65页 |
| 攻读硕士期间论文发表情况及科研情况 | 第65页 |
