锁相环频率综合器关键技术研究
| 摘要 | 第1-6页 |
| Abstract | 第6-14页 |
| 第一章 绪论 | 第14-21页 |
| ·研究背景 | 第14页 |
| ·射频集成电路设计中的困难和国内外现状 | 第14-16页 |
| ·锁相频率综合器的概述 | 第16-19页 |
| ·锁相频率综合器主要技术简介 | 第16-17页 |
| ·锁相频率综合器发展现状 | 第17-18页 |
| ·锁相频率综合器面临的主要问题 | 第18-19页 |
| ·论文的内容及其安排 | 第19-21页 |
| 第二章 Si CMOS 工艺集成电感 | 第21-27页 |
| ·电感的应用 | 第21页 |
| ·电感 | 第21-24页 |
| ·平面螺旋集成电感器 | 第21-23页 |
| ·堆叠螺旋集成电感器 | 第23-24页 |
| ·平面螺旋集成电感器电感量(L)的计算 | 第24-25页 |
| ·平面螺旋集成电感器品质因数(Q)的计算及提高 | 第25-26页 |
| ·结论 | 第26-27页 |
| 第三章 平面螺旋电感的建模 | 第27-39页 |
| ·平面螺旋电感的损耗 | 第27-29页 |
| ·片上集成电感的等效模型 | 第29-34页 |
| ·经典集总参数等效电路 | 第29-30页 |
| ·改进的高精度的等效电路模型 | 第30-31页 |
| ·仿真验证 | 第31-34页 |
| ·形状参数对螺旋电感性能的影响 | 第34-38页 |
| ·结论 | 第38-39页 |
| 第四章 分数频率综合器理论及相位噪声分析 | 第39-54页 |
| ·分数频率综合器简介 | 第39-40页 |
| ·分数频率综合器的基本结构 | 第40-41页 |
| ·频率综合器各组成部件的噪声分析 | 第41-49页 |
| ·相位噪声的概念 | 第41-43页 |
| ·鉴相器的噪声分析 | 第43-44页 |
| ·压控振荡器的噪声分析 | 第44-45页 |
| ·分数N 分频器的噪声分析 | 第45-47页 |
| ·分数杂散的产生机理 | 第47-49页 |
| ·频率综合器系统的相位噪声分析 | 第49-53页 |
| ·结论 | 第53-54页 |
| 第五章 ∑-Δ 分数频率综合器的仿真 | 第54-75页 |
| ·∑-Δ 调制技术 | 第54-61页 |
| ·∑-Δ调制器噪声整形原理 | 第55-57页 |
| ·三阶∑-Δ调制器的结构设计 | 第57-59页 |
| ·三阶∑-Δ调制器的算法 | 第59-61页 |
| ·用累加器实现的∑-Δ调制器 | 第61-64页 |
| ·∑-Δ分数锁相频率综合器系统仿真 | 第64-67页 |
| ·鉴频鉴相器及其版图设计 | 第67-74页 |
| ·鉴频鉴相器原理图设计 | 第67-71页 |
| ·鉴频鉴相器仿真及环路仿真 | 第71-73页 |
| ·鉴频鉴相器版图设计 | 第73-74页 |
| ·结论 | 第74-75页 |
| 第六章 结束语 | 第75-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 攻读硕士学位期间的研究成果 | 第81-82页 |
