| 摘要 | 第1-5页 |
| Abstract | 第5-7页 |
| 目录 | 第7-9页 |
| 插图目录 | 第9-11页 |
| 表格目录 | 第11-13页 |
| 英文关键词解释 | 第13-15页 |
| 第一章 绪论 | 第15-26页 |
| 1．1 浮点微处理器的研究发展及现状 | 第15-19页 |
| 1．2 计算机浮点算术的发展及国内外研究现状 | 第19-23页 |
| 1．3 浮点运算的研究意义 | 第23页 |
| 1．4 论文选题背景及课题来源 | 第23-24页 |
| 1．5 论文的主要工作及内容安排 | 第24-26页 |
| 第二章 计算机浮点算术系统分析 | 第26-35页 |
| 2．1 IEEE-754浮点算术标准 | 第26-28页 |
| 2．2 浮点算术系统分析简介 | 第28页 |
| 2．3 测试基准程序 | 第28-30页 |
| 2．4 分析方法 | 第30-31页 |
| 2．5 分析结果 | 第31-34页 |
| 2．6 小结 | 第34-35页 |
| 第三章 高性能浮点加法器 | 第35-43页 |
| 3．1 浮点加法器的概论 | 第35-39页 |
| 3．2 双通路(Two-Path)算法 | 第39-40页 |
| 3．3 舍入合并的Two-Path算法 | 第40-42页 |
| 3．4 小结 | 第42-43页 |
| 第四章 多通路可变延时浮点加法器 | 第43-56页 |
| 4．1 引言 | 第43页 |
| 4．2 开关特性分析 | 第43-45页 |
| 4．3 三数据通路(Triple-Path)浮点加法器结构 | 第45-48页 |
| 4．4 可变延时浮点加法器结构 | 第48-55页 |
| 4．4．1 两个时钟周期 | 第48-50页 |
| 4．4．2 一个时钟周期 | 第50-52页 |
| 4．4．3 性能分析 | 第52-55页 |
| 4．5 小结 | 第55-56页 |
| 第五章 高速加法器的设计与实现 | 第56-75页 |
| 5．1 引言 | 第56-57页 |
| 5．2 并行前缀加法器 | 第57-59页 |
| 5．3 并行前缀加法器电路特性分析 | 第59-61页 |
| 5．4 Kogge-Stone算法及加法器结构 | 第61-67页 |
| 5．4．1 改进的Kogge-Store算法 | 第61-63页 |
| 5．4．2 Kogge-Store加法器结构 | 第63-64页 |
| 5．4．3 先行进位逻辑单元设计 | 第64-67页 |
| 5．5 高速加法器的电路和版图设计 | 第67-73页 |
| 5．5．1 时钟延迟多米诺逻辑 | 第67-69页 |
| 5．5．2 加法器中的多米诺电路设计 | 第69-71页 |
| 5．5．3 加法器的版图设计 | 第71-73页 |
| 5．6 加法器的仿真结果 | 第73-74页 |
| 5．7 小结 | 第74-75页 |
| 第六章 结束语 | 第75-77页 |
| 参考文献 | 第77-86页 |
| 硕士期间发表的论文及参加的工作 | 第86-87页 |
| 致谢 | 第87-89页 |