| 第1章 绪论 | 第1-13页 |
| 1．1 概述 | 第8-11页 |
| 1．2 课题有关技术指标要求及实现方法 | 第11-12页 |
| 1．3 本论文结构安排 | 第12-13页 |
| 第2章 卷积码的编译码 | 第13-25页 |
| 2．1 卷积码的编码及应用 | 第13-18页 |
| 2．1．1 卷积码的编码 | 第13-17页 |
| 2．1．2 卷积码的应用 | 第17-18页 |
| 2．2 卷积码的译码 | 第18-24页 |
| 2．2．1 最大似然译码 | 第18-19页 |
| 2．2．2 Viterbi算法 | 第19-21页 |
| 2．2．3 Viterbi译码器的原理图 | 第21-24页 |
| 2．3 本章小结 | 第24-25页 |
| 第3章 Viterbi译码器的 FPGA实现 | 第25-51页 |
| 3．1 数字逻辑电路设计的基本方法及流程 | 第25-32页 |
| 3．1．1 两种设计方法的比较 | 第25-26页 |
| 3．1．2 Verilog HDL简介及设计流程 | 第26-28页 |
| 3．1．3 IP核简介 | 第28-29页 |
| 3．1．4 Altera公司可编程逻辑器件简介 | 第29-31页 |
| 3．1．5 同步电路与异步电路设计 | 第31-32页 |
| 3．2 参数固定 Viterbi译码器的 FPGA实现 | 第32-44页 |
| 3．2．1 路径度量计算单元的实现 | 第32-34页 |
| 3．2．2 ACS单元及累加度量 RAM的实现 | 第34-39页 |
| 3．2．3 幸存信息 RAM单元的实现 | 第39-40页 |
| 3．2．4 回溯判决单元的实现 | 第40-41页 |
| 3．2．5 控制单元的实现 | 第41-44页 |
| 3．3 译码器的测试及性能 | 第44-50页 |
| 3．3．1 译码器的测试 | 第44-49页 |
| 3．3．2 译码器的性能 | 第49-50页 |
| 3．4 本章小结 | 第50-51页 |
| 第4章 参数化 Viterbi译码器 IP核的实现 | 第51-56页 |
| 4．1 各单元的参数化实现 | 第51-55页 |
| 4．2 IP核的测试 | 第55页 |
| 4．3 本章小结 | 第55-56页 |
| 结论 | 第56-58页 |
| 参考文献 | 第58-61页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第61-62页 |
| 致谢 | 第62页 |