| 目录 | 第1-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第7-11页 |
| 1．1 SOPC设计技术产生的背景 | 第7-8页 |
| 1．2 SOPC设计技术国内外发展现状 | 第8-9页 |
| 1．3 课题的来源、研究目的及意义 | 第9-11页 |
| 第二章 嵌入式软核处理器简介 | 第11-23页 |
| 2．1 部分嵌入式软核处理器 | 第11-14页 |
| 2．1．1 Xilinx公司的Micro Blaze | 第11-12页 |
| 2．1．2 Atmel公司的FPSLIC系列产品 | 第12-13页 |
| 2．1．3 QuickLogic公司的QuickMIPS | 第13-14页 |
| 2．2 Nios处理器简介 | 第14-17页 |
| 2．2．1 Nios处理器的基本特征 | 第14-15页 |
| 2．2．2 Nios处理器的内部结构 | 第15-16页 |
| 2．2．3 选用Nios处理器的优势 | 第16-17页 |
| 2．3 片上系统总线及接口 | 第17-23页 |
| 2．3．1 片上总线的特点 | 第18-19页 |
| 2．3．2 常见片上总线的比较 | 第19-21页 |
| 2．3．3 Avalon总线概述 | 第21-23页 |
| 第三章 SOPC试验系统的硬件设计与实现 | 第23-42页 |
| 3．1 系统设计需求和功能规划 | 第23-24页 |
| 3．2 SOPC的设计原则 | 第24-26页 |
| 3．3 SOPC的开发工具 | 第26-28页 |
| 3．3．1 Quartus Ⅱ 3.0 | 第26页 |
| 3．3．2 SOPC Builder | 第26-28页 |
| 3．3．3 Nios SDK Shell | 第28页 |
| 3．4 试验系统体系结构的设计 | 第28-36页 |
| 3．4．1 电源模块 | 第28-29页 |
| 3．4．2 调试端口(JTAG)模块 | 第29-30页 |
| 3．4．3 系统时钟(CLOCK)模块 | 第30页 |
| 3．4．4 片外RAM(SRAM)模块 | 第30-31页 |
| 3．4．5 片外ROM(FLASH)模块 | 第31-32页 |
| 3．4．6 输入输出(PIO)端口模块 | 第32页 |
| 3．4．7 FIFO接口模块 | 第32-33页 |
| 3．4．8 配置端口模块 | 第33-35页 |
| 3．4．9 PCI接口模块 | 第35-36页 |
| 3．5 试验系统PCB板的设计 | 第36-40页 |
| 3．5．1 高速PCB板设计概述 | 第37-38页 |
| 3．5．2 高速PCB板设计的一般原则 | 第38-40页 |
| 3．6 试验系统PCB板的实现 | 第40-42页 |
| 第四章 SOPC试验系统的软件设计与实现 | 第42-51页 |
| 4．1 试验系统的开发流程 | 第42-43页 |
| 4．2 试验系统的设计步骤 | 第43-46页 |
| 4．3 MD5算法在试验系统中的实现 | 第46-47页 |
| 4．3．1 MD5算法概述 | 第46页 |
| 4．3．2 MD5算法在SOPC中的设计与实现 | 第46-47页 |
| 4．4 系统调试与仿真 | 第47-49页 |
| 4．4．1 系统调试 | 第47页 |
| 4．4．2 系统仿真 | 第47-49页 |
| 4．4．3 综合与下载 | 第49页 |
| 4．5 测试结果 | 第49-51页 |
| 第五章 结束语 | 第51-53页 |
| 5．1 结论 | 第51-52页 |
| 5．2 展望 | 第52-53页 |
| 致谢 | 第53-54页 |
| 参考文献 | 第54-57页 |
| 附录1 试验系统部分电原理图 | 第57-61页 |
| 附录2 试验系统主要信号线长度 | 第61页 |